Medii de proiectare VLSI LABORATOR 8 Afişaj multiplexat

Size: px

Start display at page:

Download "Medii de proiectare VLSI LABORATOR 8 Afişaj multiplexat"

Gwendoline Martin
5 years ago
Views:

1 SCOPUL LUCRĂRII Medii de proiectare VLSI LABORATOR 8 Afişaj multiplexat Se cere proiectarea unui multipol logic care să permită afişarea unui număr reprezentat pe 16 biţi pe afişoarele 7-segmente al plăcii SPARTAN 3. În prima etapă numărul de afişat, notat în continuare cu DAT, se va obţine prin concatenarea valorii date de comutatoarele SW(7:0) cu ea însăşi. Dispunem de un display cu 4 afişoare, conform figurii 3-1 de la pagina 17 din manualul plăcii Spartan 3. Acesta va fi reprezentat în continuare ca în figura 1: figura 1 Toate cele 4 afişoare au conectate intern terminalele de segmente împreună. Un afişor îşi va aprinde segmentele conform informaţiei de pe terminalele a, b,...,g, DP, numai dacă este alimentat. Pentru a fi alimentat terminalul AN i trebuie să fie 0. Dacă toate terminalele ar fi active în acelaşi timp, toate afişoarele ar afişa aceeaşi informaţie. Evident, acest lucru nu ar fi util. Idea afişajului multiplexat în timp este următoarea: trimitem informaţia ce vrem să fie afişată de afişorul 0 pe terminalele a-g. Această informaţia va fi afişată numai de afişoarele validate. Validăm numai afişorul 0 trimiţând pe terminalele AN(4:0) combinaţia Apoi trimitem informaţia pentru al doilea afişor şi îl alimentăm numai pe acesta. Pentru a aprinde numai al doilea afişor trimitem pe terminalele AN(4:0)combinaţia Pentru al treilea afişor trimitem 1011 iar pentru al patrulea, După ce aprindem ultimul afişor, procesul se reia. Acest proces se numeşte baleiere. Dacă baleierea afişoarelor se face, repede ochiul nu mai percepe că afişoarele se aprind pe rând. Astfel se creează senzaţia că toate afişoarele sunt aprinse simultan. Pentru ca afişarea multiplexată să funcţioneze corect este necesar ca: Baleierea afişoarelor să nu se oprească niciodată. În caz contrar se va vedea un singur afişor aprins. Să nu apară senzaţia de pâlpâire. Pentru ca display-ul să nu pâlpâie este necesară baleierea acestuia de cel puţin 50 de ori pe secundă. Dacă f baleiaj =50Hz, rezultă T baleiaj =20ms. Frecvenţa maximă de baleiere nu poate să fie prea mare, deoarece LED-urile din afişor nu ar avea suficient timp să comute. Se recomandă o perioadă maximă de baleiere 100 de ori pe secundă (10 ms). Afişoarele să stea aprinse acelaşi intervale de timp egale. Dacă nu se respectă această condiţie, afişoarele care stau aprinse mai mult vor părea mai aprinse decât celelalte 1

2 Pentru a implementa această idee, avem nevoie un de decodificator 7 segmente. Implementarea decodificatorului 7 segmente este descrisă în laboratorul 2, pagina 10 şi în Biblioteca de modele (Language Templates), aşa cum a fost explicat în laboratorul 5, pagina 10. Ieşirile acestuia se conectează la pinii FPGA care sunt conectaţi la terminalele a-g, ca în figura 2: figura 2 Cifra hexazecimală Dgt (Dgt este abrevierea luit Digit) care ajunge pe pinii HEX ai decodificatorului este obţinută prin multiplexarea intrării DAT prin intermediul unui multiplexor vectorial MUX4V4 (MUX4 de vectori de 4 biţi), ca în figura 3: figura 3 Afişorul care se aprinde, este activat prin intermediul unui decodificator cu 4 ieşiri (DEC4) conform figurii 4: 2

3 figura 4 Decodificatorul DEC4 este un circuit cu intrarea S(1:0) şi ieşirea Y(3:0). Decodificatorul activează un singur element din vectorul de ieşire, toate celelalte fiind inactive. Activ înseamnă 0 iar inactiv, 1. Indicele elementului activ este dat de vectorul de selecţie S. Mai exact, pentru i=0..3, Y(i)= 0 dacă i=s şi Y(i)= 1 dacă i S. Această regulă generează următoarea tabelă de adevăr: S(1) S(0) Y(0) Y(1) Y(2) Y(3) Descrieţi decodificatorul fie cu selected signal assignment (asemănător cu hexdec) sau cu process şi for loop (dacă porniți de la regulă). Conform teoriei afişajului multiplexat, selecţia DEC4 şi a MUX4V4 sunt comune şi sunt conectate la ieşirile unui numărător modulo 2 n (vezi prelegere 7, începând cu pagina 4). Ceasul extern are frecvenţa de 50 MHz (perioada este de 20 ns). Aşa cum s-a arătat anterior, întregul afişaj trebuie baleiat într-o perioadă de ms (t baleiaj ). In intervalul de timp t baleiaj biţii numărătorul folosiţi pentru selecţia MUX-ului şi a DEC-ului trebuie să execute un ciclu complet: Vom nota aceşti doi biţi x, respectiv x-1. Se observă că bitul x execută un ciclu complet în t baleiaj, deci are perioada chiar t baleiaj. Se ştie că ieşirile unui numărător binar divizează cu puterile lui 2 frecvenţa ceasului său de intrare (sau înmulțește cu puterile lui 2 perioada ceasului de intrare). Dacă t baleiaj =10 20 ms, cât este x astfel ca 0 ms < 20 ns * 2 x < 20 ms? Atenţie: numărătoarea biţilor începe de la unu! Va trebui să descrieţi un numărător binar pe x biţi! Cei doi biţi cei mai semnificativi ai numărătorului sunt folosiţi ca selecție pentru DEC şi MUX, ca în figura 5. 3

4 figura 5 Desfăşurarea lucrării Pasul 1: Crearea proiectului. Se face conform metodologiei prezentate anterior. Proiectul se va numi DispMux şi va fi de tip HDL. Pasul 2: Crearea fişierului VHDL care va conţine descrierea multipolului. Numele fişierului va fi DispMux şi va avea următorul schelet: entity DispMux is Port ( iclk : IN std_logic; iak : IN std_logic_vector(7 downto 0); --Comutatoare oaan : OUT std_logic_vector(3 downto 0); --Anozi oaseg : OUT std_logic_vector(6 downto 0) --Segmente ); end DispMux; architecture Behavioral of DispMux is signal sadat : std_logic_vector(15 downto 0); signal saq_cnt : std_logic_vector(?? downto 1):=(others =>'0'); signal sadgt : std_logic_vector(3 downto 0); begin sadat <=iak & iak;... Vectorul saq_cnt este ieşirea numărătorului. Cei mai semnificativi doi biţi ai numărătorului se conectează atât la intrările de selecţie ale MUX-ului cât şi ale DEC-ului. Descrieţi numărătorul conform cursului. Nu uitaţi iniţializarea lui saq_cnt în declaraţie! 4

În continuare se va descrie blocul afişor. Ordinea în care se face descrierea trebuie să fie de aşa natură încât, pe cât posibil, noile descrieri să se facă pe baza semnalelor deja descrise.

Decodificatorul, MUX-ul şi decodificatorul 7 segmente au fost tratate în laboratoarele anterioare sau în curs după cum urmează: MUX-ul este descris în laboratorul 2, pagina 11.

5 În continuare se va descrie blocul afişor. Ordinea în care se face descrierea trebuie să fie de aşa natură încât, pe cât posibil, noile descrieri să se facă pe baza semnalelor deja descrise. Din acest motiv ordinea recomandată este: numărător, DEC4, MUX4V4, HEXDEC. Decodificatorul, MUX-ul şi decodificatorul 7 segmente au fost tratate în laboratoarele anterioare sau în curs după cum urmează: MUX-ul este descris în laboratorul 2, pagina 11. Codul pentru decodificatorului 7 segmente se găseşte în Biblioteca de modele (Language Templates), aşa cum a fost explicat în laboratorul 5, pagina 10. Copiaţi-l şi modificaţi-l! Dacă este nevoie, consultaţi documentele enumerate mai sus. Se verifică sintaxa cu Check sintax iar apoi se face sinteza. Pasul 3: Crearea fişierului de constrângeri şi implementarea pe placa S3. Mai întâi, se specifică perioada ceasului, selectând Create Timing Constraints, conform figurii din dreapta, jos. Va apare fereastra aferentă editorului de constrângeri de timp. Selectaţi câmpul tab Global. Deoarece ceasul extern are frecvenţa de 50MHz, vom specifica o perioada de 1/50MHz = 20 ns. În câmpul period se va introduce 20 iar apoi se va apăsa ENTER, fără să se specifica ns. Veţi obține situaţia din figura 6. În această fază NU specificaţi asignarea pinilor. figura 6 Apoi se va face implementarea şi se va verifica dacă implementarea a reuşit să îndeplinească constrângerea de ceas. Pentru aceasta se vizualizează raportul de rutare: dublu click pe Place & Route Report din figura 7 şi în dreapta va apare raportul de rutare. Căutaţi în raport constrângerea asupra lui CLK şi verificaţi că a fost îndeplinită. Dacă nu, chemaţi profesorul! Atenţie:orice valoare mai mică de 20 ns este bună! 5

figura 7 Pasul 4: Simularea Se adaugă la proiect o nouă sursă de tip test

Deoarece proiectul are elemente comutabile pe front, setările pentru ceas

6 figura 7 Pasul 4: Simularea Se adaugă la proiect o nouă sursă de tip test bench waveform. Deoarece proiectul are elemente comutabile pe front, setările pentru ceas se vor face ca în figura 8. Apoi se apasă Finish. Se vor obţine stimuli din figura 9. figura 8 figura 9 Setaţi valoarea lui iak la 12h. Alegeţi Simulate Behavioral Model, faceți click dreapta (proprietăți) şi setați câmpul Simulation run Time la valoarea 20 ms, apoi faceţi simularea. 6

figura 10 Dacă un baleiaj complet al afişorului se face în 10-20 ms, ca în figura 10, chemaţi profesorul. Dacă simularea a fost validată de profesor, aveţi nota 5!

7 figura 10 Dacă un baleiaj complet al afişorului se face în ms, ca în figura 10, chemaţi profesorul. Dacă simularea a fost validată de profesor, aveţi nota 5! Pasul 5: Implementare pe placa S3 Se specifică pinii pentru clk, comutatoare, anozi şi segmente, conform laboratoarelor precedente. Atenţie: pinul pentru semnalul de ceas este T9. Verificaţi în Pad Report dacă semnalele au fost rutate pe pinii FPGA-ului conform fişierului de constrângeri. Trimiteţi codul în placă pentru a verifica funcţionarea în mediu real. Dacă funcţionează, aveţi nota 7. Pasul 6: Afişarea în hexa a numerelor Fibonacci În loc de cele 8 comutatoarele K dublate, se for folosi numai 5 comutatoare. Valoarea dată de aceste comutatoare este interpretată ca un număr n. Să se afişeze al n-elea număr Fibonacci în hexazecimal (n=1..24). n= 0 fibo(0)= 0000 n= 1 fibo(1)= 0001 n= 2 fibo(2)= 0001 n= 3 fibo(3)= 0002 n= 4 fibo(4)= Dacă funcţionează, aveţi nota 10! 7

Structura și Organizarea Calculatoarelor. Titular: BĂRBULESCU Lucian-Florentin

Structura și Organizarea Calculatoarelor Titular: BĂRBULESCU Lucian-Florentin Chapter 3 ADUNAREA ȘI SCĂDEREA NUMERELOR BINARE CU SEMN CONȚINUT Adunarea FXP în cod direct Sumator FXP în cod direct Scăderea