CUPRINS 1. SISTEME NUMERICE. PRINCIPII DE FUNCŢIONARE

Transcription

1 CUPRINS 0. SISTEME DE NUMERATIE 0.1 Sisteme de numeratie sau baze de numeratie 0.2 Tipuri de sisteme de numeratie 0.3 Conversia numerelor dintr-o baza de numeratie in alta 0.4 Sistemul de numeratie binar 0.5 Coduri 1. SISTEME NUMERICE. PRINCIPII DE FUNCŢIONARE 1.0. Introducere 1.1. Lumea digitală 1.2. Clasificarea sistemelor numerice 1.3. Niveluri logice, forme de undă 1.4. Clasificarea circuitelor integrate digitale după complexitate 1.5. Norme generale de reprezentare a schemei electrice 2. PORŢI LOGICE 2.0. Introducere 2.1. Constante şi variabile booleene. tabele de adevăr 2.2. Numere binare 2.3. Postulatele şi teoremele algebrei booleene 2.4. Porţi logice elementare 3. CIRCUITE LOGICE COMBINAŢIONALE 3.1. DECODIFICATORUL (DCD) 3.2. DEMULTIPLEXORUL (DMUX) 3.3. MULTIPLEXORUL (MUX) 3.4. CODIFICATORUL (CD) 3.5. COMPARATORUL NUMERIC (CN) 3.6. DETECTORUL ŞI GENERATORUL DE PARITATE SAU IMPARITATE 3.7. SUMATORUL 4. CIRCUITE LOGICE SECVENTIALE ( CLS ) 4.1. Circuite basculante bistabile de tip S-R 4.2. Circuite basculante bistabile de tip JK 4.3. Circuite basculante bistabile de tip D 4.4. Bistabilul de tip T 4.5. Aplicatii

2 5. REGISTRE DE DEPLASARE 5.0. Introducere 5.1. Registrul SISO 5.2. Registrul SIPO 5.5. Registre de deplasare universale 5.6. Aplicatii ale registrelor de deplasare 6. NUMARATOARE 6.0. Introducere 6.1. Clasificarea numaratoarelor 6.2. Numaratoare asincrone 6.3. Numaratoare sincrone 7. MEMORII SEMICONDUCTOARE 7.0. Introducere 7.1. Clasificarea memoriilor 7.2. Unitati de masura a informatiei 7.3. Parametrii memoriei 7.4. Functionarea unei memorii 7.5. Memorii ROM 7.6. MEMORII RAM 7.7. EXTINDEREA CAPACITATII DE MEMORARE 7.8. MEMORII SPECIALE 7.9. APLICATII ALE MEMORIILOR

3 0. Sisteme de numeratie sau baze de numeratie Definitie: Sistem de numeratie = un mod de reprezentare a unor cantitati, prin intermediul unor simboluri, respectand un anumit algoritm de combinare. Tipuri de sisteme de numeratie a) Sisteme de numeratie nepozitionale: simbolurile prin care sunt reprezentate cantitatile (numerele/dimensiunea) nu au o pondere in functie de pozitia ocupata in cadrul sirului de simboluri ce desemneaza (semnifica) cantitatea globala (totala). Ex. : sistemul de numeratie ROMAN I = i de la in reprezinta unitatea II = reprezinta 2 unitati V = v de la vot reprezinta 5 unitati X = x de la xerox reprezinta 10 unitati L = L reprezinta 50 unitati C = reprezinta 100 unitati M = reprezinta 1000 unitati Prin alaturarea acestor simboluri cu o semnificatie prestabilita si folosind un algoritm/conventie de calcul (interpretare) se pot reprezenta diferite cantitati. IV = 4 = 5 1 VI = 6 = IX = 9 = 10 1 XI = 11 = XX = 20 = b) Sisteme de numeratie pozitionale: simbolurile prin care sunt reprezentate cantitatile (numerele) au o pondere in functie de pozitia (rangul) pe care il ocupa in cadrul sirului de simboluri. Ex. : Sistemul de numeratie ARAB: Simboluri: 0 = 0 unitati 1 = 1 unitate.. 9 = 9 unitati 1

4 Ex. Numarul: 378 rangul 0 (al unitatilor) = 8 unitati rangul 1 (al zecilor) = 70 unitati rangul 2 (sute de unitati) = 300 unitati sute 70 (sapte zeci) si opt unitati Sisteme (baze) de numeratie pozitionale 1) Exprimarea unei cantitati (numar) intr-o baza de numeratie pozitionala de (K + 1) pozitii. Formalism: Rang K Rang K 1 Rang I Rang 1 Rang 0 CK CK-1 Ci C1 C0 unde ci = cifra de rang i Numarul se va reprezenta: Nr. = Ck Ck-1 Ci C1C0 in total (k + 1) ranguri (de la 0,, k) valoarea nr. N in baza X este: k Nx = Ck X k + Ck-1 X k C1 X 1 + C0 X 0 i = c ix unde baza X are (X) simboluri adica: 0, 1,... x-1 simboluri. i 0 Exemple: Vom considera bazele de numeratie cel mai des folosite: baza 10, baza 2, baza 8, baza 16, iar pentru fiecare vom face o reprzentare pe 4 ranguri ( K + 1 = 4); Observatie: Baza 10 fiind baza de numeratie naturala (cea pe care o simte toata lumea) va fi baza de raportare, comparatie. a) N(2) = NB = nr. exprimat in baza 2 (binar) b) N(8) = NQ = nr. exprimat in baza 8 (octal) c) N(10) = ND = nr. exprimat in baza 10 (decimal) d) N(16) = NH = nr. exprimat in baza 16 (hexazecimal) 2

5 N(2) N(8) N(10) N(16) rang 3 rang 2 rang 1 rang = = = = = = = = = = = = = 1101 F 9 c 7 F9C7 = F C = = = = 4353 Observatii: 1) Liniile scrise cu rosu ilustreaza scrierea numarului 1101 in bazele 2, 8, 10, 16 (acelasi sir de simboluri in baze de numeratie diferite reprezinta cantitati diferite) 2) Algoritmul general pentru ( ) ranguri este: rang (k) rang (k-1)... rang (i)... rang 1 rang 0 Ck Ck-1 Ci C1 C0 Nx = Ck (baza) k + Ck-1 (baza) k Ci (baza) i + C1 (baza) 1 + C0 (baza) 0 Ci = cifra (simbolul corespunzator rangului (i)). 3) Simbolurile corespunzatoare bazei 16 sunt: 0, 1,..., 9, 10, 11, 12, 13, 14, 15 A B C D E F deci A este corespondentul lui F este corespondentul lui 15. Conversia numerelor dintr-o baza de numeratie in alta In tabelul de mai jos vom reprezenta sintetic cele mai utilizate tipuri de conversie (fundamentale): N2 N10 N16 Nx N N X N Nx X 10 3

6 1) Conversia din ( ) baza X de numeratie in baza 10 (X 10) Fie Nx = Ck Ck-1... CiC1C0 - un numar in baza X, exprimat pe k + 1 ranguri Nx = Ck x k + Ck-1 x k-1... Ci x i C1 x 1 + C 0 x 0 = c k i 0 i x 1 2) Conversia din baza 10 in alta baza X (10 X) Fie Nx = Ck Ck-1... CiC0 = numar in baza X, obtinut prin conversie din baza 10 Cifrele Ck... C0 ale numarului in baza X se obtin prin impartiri succesive ale numarului N10 (numar in baza 10) la nr. X astfel: a) C0 = restul impartirii lui N10 la X Q = catul impartirii N 10 /X b) C1 = restul impartirii lui Q1 la X c) C2 = restul impartirii lui Q2 la X... pana cand Qk = 0 Exemplu: Fie in baza 10 Doresc cionversia lui in baza X = 16 (hexa) = C2C1C0 (16) = Q = Q = Q3 4 C1 1 C0 C2 N16 = C2C1C0 = 184H = = = 388 3) Conversia din hexa (16) in baza 2 (16 2) si invers 2 16 a) Conversia 16 2 se face astfel: fiecarei cifre hexa din numar i se asociaza un grup de cate 4 biti (locatii care pot lua valoarea 0 sau 1), a caror valoare in baza 2 va corespunde cifrei hexa. Observatie: Cifrele (simbolurile) in hexa sunt de la F ; in total 16 simboluri. Pe 4 biti numarul maxim care se poate exprima este 15, respectiv 16 simboluri sau combinatii. Exemplu: 5B9H = B = = 1465D 5B9H = B 9 4

7 b) Conversia din binar in hexa (2 16) se realizeaza astfel: Se imparte numarul scris binar in grupuri de 4 biti pornind de la dreapta la stanga; daca ultimul grup din stamga este incomplet (nu are 4 biti), se completeaza cu zerouri bitii lipsa. Fiecarui grup de 4 biti i se atribuie valoarea cifrei in hexa. Exemplu: B = = = 105D ultimul grup din stanga are 3 biti completez cu un 0 in stanga 6H 9H B = 69h = = = 105D 5

8 Sistemul de numeratie binar Baza de numeratie 2 (binara) foloseste pentru reprezentarea cantitatilor doua cifre (simboluri): 0 si 1. In cadrul bazei de numeratie 2 definim: a) cantitatea de informatie (0 sau 1) care se poate regasi in cadrul unui rang se numeste BIT (un bit este o locatie care poate avea valoarea 0 sau 1. b) 1 bit = unitatea cantitatii de informatie (aceasta definitie este utilizata in teoria transmisiei de date) c) 1 bit = o variabila care nu poate lua decat doua valori: 0 sau 1 nimic tot fals adevarat negat direct (aceasta definitie este utilizata in sensul logicii...) In aceste conditii o cantitate NB exprimata in baza 2 pe un numar de (k + 1) ranguri poate avea doua interpretari: a) exprima cantitati (numere) N2 = 1110 = = 14 b) sir de biti (cod binar de k + 1 biti caruia i se pot asocia ( ) fel de semnificatii stabilite prin conventii (pot reprezenta litere, semne speciale etc.) Tratand problema reprezentarii binare global putem concluziona: Cu un sir de biti pot realiza 2 k combinatii posibile distincte Pe K biti rang (k 1)... rang(1) rang (o) Pot reprezenta: 0 (k 1) K biti Numeric numere intregi pozitive de la 0 2 k 1 in total 2 k numere Simbolic 2 k simboluri distincte In cadrul sistemelor numerice informatia cu care se lucreaza este codificata, adica acele combinatii posibile de realizat pe un numar K de biti sunt manipulate dupa algoritmi bine precizati. 6

9 Coduri Definitie Cod - un mod de reprezentare (interpretare) a informatiei despre anumite marimi de interes folosind un set de simboluri si algoritmi de combinare ales prin conventie. In sistemul binar sunt folosite 2 tipuri de coduri: 1. coduri UNIPOLARE pentru reprezentarea numerelor fara semn 2. coduri BIPOLARE pentru reprezentarea numerelor cu semn Coduri unipolare utilizate: - cod binar natural - cod binar zecimal a) cod binar zecimal natural (BCD) 8421 b) cod binar zecimal complementar coduri progresive: exemplu: Cod Gray (cod cifric reflectat) Coduri bipolare La aceste coduri, bitul cel mai semnificativ MSB (Most signifiant bit) (cel mai din stanga) reprezinta bitul de semn (semnul numarului) 0 indica N > 0 1 indica N < 0 Cele mai folosite coduri: - valoare absoluta si semn - complement fata de 1 - complement fata de 2 7

10 1. SISTEME NUMERICE. PRINCIPII DE FUNCŢIONARE 1.0. Introducere Un sistem numeric serveşte la procesarea informaţiilor digitale prin efectuarea asupra ei a unei succesiuni de operaţii aritmetice şi logice în concordanţă cu un algoritm. Sistemele numerice se pot clasifica în: - sisteme numerice combinaţionale (SNC) şi - sisteme numerice secvenţiale (SNS). SNC este un sistem cu un număr de n intrări şi m ieşiri. La intrări sunt aplicate n variabile logice de intrare, ansamblul cărora constituie vectorul variabilelor de intrare. La ieşire se obţin variabile logice de ieşire care constituie vectorul variabilelor de ieşire. Vectorul variabilelor de ieşire depinde doar de valoarea momentană a vectorului variabilelor de intrare. SNC nu conţin elemente de memorare ale stărilor sistemului. SNS au un număr de n intrări şi un număr de m ieşiri. Aici vectorul ieşirilor depinde atât de valoarea momentană a vectorului intrărilor cât şi de starea momentană a sistemului, respectiv de succesiunea anterioară a stărilor sistemului. SNS funcţionează sub acţiunea unor impulsuri de tact cu frecvenţa de repetiţie constantă. Pot avea o funcţionare sincronă sau asincronă Lumea digitală Există două modalităţi distincte de reprezentare a unei mărimi măsurabile: analogică şi numerică (digitală). Mărimile analogice au o variaţie continuă, pe când cele numerice au o variaţie discontinuă, pas cu pas. Electronica digitală s-a dezvoltat de la începutul secolului XX (tuburi electronice), dar mai ales după 1948, anul descoperirii tranzistorului. Electronica digitală a crescut o dezvoltare accentuată începând cu 1972, anul introducerii primului microprocesor. Prin excelenţă omul este o fiinţă analogică, adică toate informaţiile pe care le percepe din mediul înconjurător sunt continue. Din acest motiv, tendinţa prezentă şi foarte probabil viitoare a electronicii este de-a realiza analogic interfaţa cu omul. Anumite excese cum ar fi ceasurile cu indicaţie numerică sau vitezometrele numerice ale autoturismelor au pierdut teren în faţa variantelor analogice ceasul cu ace indicatoare (dar numeric în interior), respectiv vitezometrul cu ac (dar legat la un calculator numeric). Aceasta deoarece efortul suplimentar de procesare a mărimii reprezentate numeric este o problemă suplimentară pentru creierul uman, care poate însă interpreta instantaneu o reprezentare analogică. În final, mai trebuie observat că lumea reală în macrostructura ei este continuă, deşi în microstructura ei ea este discontinuă. AVANTAJELE TEHNICILOR NUMERICE 1. Tehnica digitală este ieftină. Preţul circuitelor integrate numerice este în continuă scădere. 2. Circuitele logice sunt mult mai puţin afectate de zgomote. 3. Memorarea informaţiei este simplă, ieftină şi posibilă la capacităţi de memorare tot mai mari. 4. Precizia poate fi foarte mare. Reprezentând mărimile pe un număr suficient de mare de biţi se pot obţine precizii mult mai bune decât în tehnica analogică. 5. Operaţiile pot fi programate. 6. Circuitele integrate digitale au densităţi de integrare tot mai mari. 7. Proiectarea cu CID este relativ simplă. DEZAVANTAJELE TEHNICILOR NUMERICE Tehnicile numerice au un singur dezavantaj (major): Lumea înconjurătoare este în cea mai mare parte analogică. 8

11 REPREZENTAREA MĂRIMILOR NUMERICĂ SAU ANALOGICĂ? Acum este mult mai simplu de răspuns: toate prelucrările interne vor fi făcute pe cât posibil în tehnica numerică, interfaţarea cu operatorul uman va utiliza mărimi analogice. Pe măsura perfecţionării tehnologiei, circuitele VLSI au evoluat prin creşteri exponenţiale în densitatea de integrare şi liniare în timpii de propagare. Binecunoscuta lege a lui Moore, enunţată la începutul anilor 60 îşi păstrează incredibil de bine valabilitatea şi în prezent: "numărul de tranzistoare per circuit integrat se dublează la fiecare luni". Circuite ca memoriile, microprocesoarele, ariile de porţi şi FPGA-urile se integrează foarte bine în această lege, de vreme ce mărimi ca numărul de biţi (capacitatea memoriei), numărul de porţi, respectiv de celule a crescut de asemenea exponenţial (figura 1.1). Este extrem de interesant de subliniat că există un prag (în jurul cifrei de 1000 de elemente utile, tranzistoare, porţi, biţi, celule) pentru care un tip nou de circuit se impune pe piaţă. Exemplele care vin să sprijine această afirmaţie sunt multiple, de pildă ariile de porţi introduse de firma Ferranti (câteva sute de porţi per cip) nu s-au bucurat de succes comercial, pe când ariile firmei LSI Logic (câteva mii de porţi) au antrenat vânzări de peste un miliard de dolari. LEGENDĂ Figura 1.1. Progresul tehnologic după legea lui Moore Clasificarea sistemelor numerice Sistemele numerice se clasifică în ordine, existând în prezent şapte ordine. S 0, sistemele de ordin zero sau circuitele combinaţionale au drept reprezentant poarta logică. Conectând corespunzător mai multe porţi se obţin circuite logice combinaţionale (CLC), cele mai importante fiind: codificatorul, decodificatorul, comparatorul, sumatorul, generatorul de paritate, convertorul de cod. S 1 sistemele de ordin unu sau circuitele de memorare au ca reprezentant tipic bistabilul. Conectând corespunzător mai multe bistabile (şi eventual porţi) se obţin circuite secvenţiale, cele mai importante din acest sistem fiind registrele de deplasare şi memorare. S 2 sistemele de ordin doi sau automatele elementare sincrone au ca reprezentant tipic numărătorul. Extensia este formată de numărătoare, divizoare programabile, automate secvenţiale sincrone cu facilităţi multiple. 9

12 Tip de circuit Element a DRAM Biţi b SRAM Biţi c CI numeric Tranzistoare d Arii de porţi Porţi e Logică programabilă Celule Obiectul de studiu al acestui curs sunt sistemele de ordin 0, 1 şi 2. S 3 sistemele de ordin trei sau sistemele microprogramabile tradiţionale funcţionau pe baza unui algoritm implementat în microcod. Primele microprocesoare au schimbat radical această abordare, microcodul nemaifiind accesibil utilizatorului. A devenit însă disponibil un set de instrucţiuni puternice al microprocesorului codul maşină. În prezent sunt foarte puţine aplicaţii în care se mai cere programarea în limbaj maşină sunt preferate limbajele înalte C, Java, etc. Acesta este motivul pentru care am ales microcontrolerul şi nu microprocesorul ca reprezentant tipic al acestui ordin, o serie de aplicaţii simple programându-se direct în limbajul maşină al microcontrolerului. În acest context, microprocesorul nu este extensia firească a microcontrolerului, ci un reprezentant mai complex (un microprocesor actual are peste 25 de milioane de tranzistoare). S 4 sistemele de calcul au ca reprezentant tipic calculatorul. Paradoxal, este destul de greu de definit un calculator datorită progresului tehnologic accelerat care determina schimbarea unei generaţii de microprocesoare la fiecare 2 ani. Prin calculator în sensul acestui curs vom înţelege un sistem programabil cu preţul între 300 şi USD. Similar, un supercalculator va avea preţul peste USD (tipic peste 1 milion de dolari). S 5 sistemele de ordin patru sau reţeaua de calculatoare au drept reprezentant tipic reţeaua locală (LAN, local area network în limba engleză), amplasată într-o încăpere sau clădire. O reţea la nivel de oraş (MAN, Metropolitan Area Network) respectiv de întindere mare (WAN wide area network) la nivel de ţară, continent sau intercontinentală. Reţeaua casieriilor Renel este un bun exemplu de MAN, iar reţeaua de bancomate BCR un exemplu de WAN. S 6 sistemele de ordin şase sunt un caz special, fiind reprezentate unic de Internet, a cărui extensie nu este previzibilă în viitorul apropiat. Clasificarea sistemelor numerice Tip Denumire sistem Reprezentant tipic Extensie 1 S 0 Circuite combinaţionale Poarta logică Decodificatorul, comparatorul 2 S 1 Circuite de memorare Bistabilul Registrul de deplasare 3 S 2 Automate elementare Numărătorul Divizorul programabil 4 S Sisteme Microprocesorul modern 3 Microcontrolerul microprogramabile 5 S 4 Sisteme de calcul Calculatorul Supercalculatorul Tabelul S LAN reţeaua MAN reţea metropolitană, WAN reţea 5 Reţeaua de calculatoare locală naţională 7 S 6 Reţele de reţele Internet - Este interesant de apreciat proporţia dintre hardware şi software la sistemele numerice clasificate mai sus. La sistemele de ordin 0 şi 1 partea software este 0. Primele dispozitive programabile sunt cele de 10

13 ordin doi, dar ele nu rulează propriu-zis un program ci evoluează în funcţie de un cuvânt binar. Figura 1.2. Raportul hardware / software la sistemele numerice actuale. Ponderea software-ului creşte puternic începând cu sistemele de ordin trei. La un calculator modern, costul software-ului (oficial, nu pirat!) depăşeşte de multe ori costul hardware-ului, raportul fiind cu atât mai mare cu cât programele utilizate sunt mai specializate şi deci mai scumpe. Este imposibil de imaginat un sistem de ordin cinci fără contribuţia software-ului, iar Internetul este doar o construcţie soft, chiar dacă se bazează pe sute de milioane de calculatoare conectate la circa 100 de milioane de servere Niveluri logice, forme de undă Un circuit logic elementar (CLE) este un ansamblu de elemente electrice şi electronice cu ajutorul cărora se efectuează operaţii logice elementare. CLE funcţionează binar, folosind elemente sau dispozitive care se pot afla în două stări distincte, cărora li se asociază valorile binare 0 şi 1. Sesizarea stării în care se află un CLE se poate face prin mai multe metode, în funcţie de mărimea urmărită (o tensiune, prezenţa unui curent, starea unui contact electric, etc). În prezent cea mai folosită metodă foloseşte drept mărime electrică asociată stării CLE tensiunea electrică. Sesizarea propriu-zisă a stării se poate realiza prin: - detectarea nivelului tensiunii la ieşirea CCLE - logică de nivel; - detectarea prezentei sau absenţei unor impulsuri la ieşirea CLE - logică de impulsuri. În general se utilizează logica de nivel. În logica pozitivă se asociază un nivel de tensiune relativ ridicat V H valorii 1 logic (Sus sau High), respectiv un nivel relativ coborât V L valorii 0 logic (Jos sau Low). Se poate opera şi în logica negativă în care aceste valori sunt inversate (figura 1.3). În practică este mai răspândită logica de nivel pozitivă (tehnică de calcul, echipamente numerice de comandă, etc), dar există şi situaţii în care întâlnim logica negativă, de exemplu la portul serial al calculatoarelor PC. Nivelurile asociate pentru 0 şi 1 logic nu sunt în fixe sau constante, ele găsindu-se într-un interval de valori garantat de producător. Nivelurile de tensiune TTL sunt cuprinse între 0 şi 0,8 V pentru 0 logic, respectiv între 2 şi 5 V pentru 1 logic. În logica pozitivă nivelul corespunzător al tensiunii de ieşire 0 logic se notează cu U 0L sau V OL, iar pentru 1 logic se utilizează U 0H sau V OH. Pentru portul serial nivelul 1 logic corespunde unei tensiuni cuprinse în intervalul -12 la -5 V, iar 0 logic unei tensiuni cuprinse între 5 şi 12 V. Figura 1.3. Niveluri de tensiune în logica pozitivă şi negativă. 11

14 Figura 1.4. Impuls pozitiv (crescător) şi negativ (scăzător). Figura 1.5. Niveluri logice TTL. Pentru impulsul reprezentat în figura 1.6 în tehnica digitală se definesc trei puncte de referinţă temporale care survin la atingerea pragurilor de 10%, 50 % şi 90% din amplitudinea semnalului. Lăţimea impulsului se notează de obicei cu t W, timpul de ridicare cu t r iar timpul de coborâre sau cădere cu t f., toţi indicii provenind de la iniţialele din limba engleză (width, rise, fall). Timpul de ridicare, respectiv de coborâre se măsoară între pragurile de 10% şi 90% deoarece se doreşte evitarea regiunilor neliniare de racordare între palierul şi frontul impulsului. Figura 1.6. Un impuls real. Diagramele de semnal aferente circuitelor numerice de cele mai multe ori nu reprezintă valoarea reală a tensiunii în stările 0 şi 1, preferându-se o reprezentare simplificată (figura 1.7). Primul semnal este unul periodic cu perioada T, iar cel de-al doilea este un semnal neperiodic. Un semnal de tact este un exemplu tipic de semnal periodic, iar o linie a unei magistrale de date este un bun exemplu de semnal neperiodic. 12

15 Figura 1.7. Un semnal periodic şi unul neperiodic. Caracteristice semnalelor periodice sunt frecvenţa, şi factorul de umplere (duty cycle) exprimat de cele mai multe ori procentual: Clasificarea circuitelor integrate digitale după complexitate În funcţie de numărul de porţi echivalente, circuitele integrate numerice se clasifică conform tabelului de mai jos. Limita de 12 porţi la circuitele SSI provine istoric la mijlocul deceniului 7 era o performanţă integrarea a peste 50 de tranzistoare pe un singur cip! (Un circuit complex actual are peste 100 de milioane de tranzistoare, adică de de ori mai mult!). Din acest motiv, tabelul nu este definitivat, densitatea de integrare crescând permanent. Tip 1 SSI 2 MSI 3 LSI 4 VLSI 5 ULSI 6 Tabelul 1.3 Clasificarea circuitelor integrate logice după numărul de porţi echivalente Scara de integrare Număr porţi echivalente Exemplu de circuite Integrare pe scară mică Small-scale integration 12 Porţi, bistabile Integrare pe scară medie Medium-scale integration Decodificatoare, registre numără-toare, Integrare pe scară mare Large-scale integration Memorii de capacitate redusă Integrare pe scară foarte mare Microprocesoare şi microcon-trolere de 10k Very large-scale complexitate redusă integration Integrare pe scară ultramare Memorii de mare capacitate, microprocesoare 100k- Ultra large-scale moderne integration Tehnologii de fabricare a circuitelor integrate digitale Realizarea CID moderne se face utilizând tranzistoare bipolare sau MOSFET. În tehnologie bipolară se fabrică circuitele ECL (Emitter-Coupled Logic) şi TTL (Transistor-Transistor Logic), ultimele fiind mai larg 13

16 răspândite. Cele mai răspândite tehnologii MOS sunt CMOS (Complementary MOS) şi NMOS (n-channel MOS). Circuitele SSI şi MSI se produc atât în tehnologie TTL cât şi CMOS. Circuitele LSI, VLSI şi ULSI se produc numai în tehnologie MOS datorită densităţii (mult) mai mari de integrare necesare Capsule pentru circuitele integrate Capsulele circuitelor integrate se clasifică după modul în care aceste circuite echipează o placă de circuit imprimat (cu găuri sau montate pe suprafaţă). Capsula DIP (engl. Dual in Line Package) este reprezentantul tipic pentru prima categorie. Tehnologia SMT (engl. Surface-Mount Technology) utilizează circuite integrate ale căror pini se lipesc direct pe cablajul imprimat. Această soluţie permite o importantă economie, deoarece: - nu mai sunt necesare găuri de trecere a pinilor; - porţiunea de cablaj de pe partea opusă circuitului SMT poate fi folosită pentru alte circuite sau trasee; - circuitele SMT sunt mult mai mici decât echivalentul lor DIP (atât prin dimensiunile capsulei şi cât şi prin distanţa mai mică dintre doi pini alăturaţi). Tabelul 1.2 Principalele capsule SMT ale CI Denumire Explicaţie Traducere SOIC PLCC LCCC FP SSOP TSSOP TVSOP Small Outline IC Plastic Leaded Chip Carrier Leadless Ceramic Chip carrier Flat Pack Shrink Small-Outline Package Thin Shrink Small-Outline Package Thin Very-Small-Outline package 1.5. Norme generale de reprezentare a schemei electrice Reprezentarea corectă şi estetică a schemei electrice conduce la obţinerea unor avantaje, cum ar fi: înţelegerea uşoară a schemei atât de autor cât şi de cititor; posibilitatea lucrului în echipă; plăcerea de a citi schema. În condiţiile în care în prezent sunt disponibile o serie de programe CAD Protel, OrCad, Eagle, Circuit Maker pentru a numi câteva maicunoscute, efortul propriu-zis de desenare este neglijabil. Nici cel mai bun program nu suplineşte însă ordonarea şi aspectul plăcut pe care numai un operator pedant îl poate obţine. În concluzie, se recomandă următoarele norme de reprezentare a schemei electrice: 1. Sensul de circulare a semnalelor pe schemă este de la stânga la dreapta; intrările se plasează la stânga desenului, iar ieşirile la dreapta. 2. Semnalele electrice vor fi denumite cât mai sugestiv chiar de mai multe ori pe această schemă - dacă de exemplu traseul de semnal este sinuos sau este prezent pe mai multe foi de exemplu START, /RAS, RESET, STOP (prin /RAS se simbolizează semnalul RAS negat notat uneori cu nras). Asemenea denumiri sunt preferabile unora ca XY25 sau W2. Se mai obişnuieşte utilizarea notaţiei Up/nDown care înseamnă numărare în SUS pentru 1 logic, respectiv în JOS pentru 0 logic. 3. Conexiunea între două legături se simbolizează printr-un punct îngroşat. Absenţa punctului indică faptul că cele două fire nu se ating. 4. Mai multe semnale de acelaşi tip (o magistrală de date de exemplu) pot fi simbolizate unitar printr-o linie mai groasă. Semnalele electrice intră şi ies din magistrală în puncte bine determinate şi nominalizate ca în figura

17 Figura 1.8. Reprezentarea unei magistrale de semnale. 5. Simbolizarea circuitelor integrate numerice în general nu se reprezintă alimentarea la circuitele logice. Acolo unde alimentarea nu este pe diagonala cipului se va preciza lângă circuit acest lucru.(vcc pin 5,GND pin 10). Fiecare pin al circuitului integrat va purta un nume, de preferinţă înscris în interiorul capsulei Acest nume trebuie să fie sugestive relativ la funcţia pinului pentru a facilita recunoaşterea pe cablaj şi depanarea uşoară. Lângă capsula integratului se va nota denumirea sa (de exemplu 74LS74). Dacă este o poartă dintr-o capsulă se poate scrie 1/4 74LS00 sau 74LS00, iar în interiorul capsulei IC4A, IC4B, IC4C sau IC4D în loc de IC4. 6. Pentru o mai bună înţelegere a schemei se pot folosi culori, câte o culoare pentru elemente similare. Sub nici o formă nu se vor reprezenta capsule cu pinii dispuşi ca în realitate (privire de deasupra a capsulei) deoarece: se complică desenul nu se mai poate urmări funcţionarea schemei 7. În schimb se vor reprezenta simbolurile funcţionale ale circuitelor (aşa cum sunt redate în cataloage). Figura 1.9. O reprezentare corectă a unei scheme electronice cu circuite integrate numerice. 8. Toate elementele din schema electrică se vor regăsi într-un tabel de componentă care va conţine denumirea componentei, codul (acolo unde este posibil), cantitatea, denumirea sub care se găseşte în schema electrică, valoarea, producătorul şi eventual o sursă secundară de aprovizionare. Acest tabel de componenţă este destinat aprovizionării cu piese în cazul producţiei în serie mare. 15

18 Exemplu de tabel de componenţă Componenta Valoare Capsula Descriere Cantitate C1 100n AXIAL0.3 Condensator 1 C2 C8 100n RAD-0.1 Condensator 6 J1 Soclu DIP18 Conector 1 R1 100 AXIAL0.3 Rezistor 1 R2 2k AXIAL0.3 Rezistor 1 R3, R4 510 AXIAL0.3 Rezistor 2 R5 1k AXIAL0.3 Rezistor 1 U1, U2 74F04 DIP14 Şase inversoare 2 U3, U4 74F74 DIP14 CI, Două bistabile de tip D 2 U5, U6 74F00 DIP14 CI, Patru porţi ŞI-NU cu 2 intrări 2 U7 74F112 DIP16 CI, Două bistabile de tip JK 1 Tabelul

19 2. PORŢI LOGICE 2.0. INTRODUCERE 2.1. CONSTANTE ŞI VARIABILE BOOLEENE. TABELE DE ADEVĂR În algebra booleană sunt două constante: 0 şi 1. În funcţie de tipul de logică folosit, de tehnologia utilizată, materializarea celor două constante se obţine prin niveluri de tensiune bine stabilite. De exemplu, valoarea 0 logic se poate obţine comod în anumite condiţii prin simpla legare la masă a intrărilor unui circuit numeric. Variabilele booleene pot lua una din cele două valori, 0 sau 1. O variabilă care nu este 0, va fi obligatoriu 1 şi reciproc. Este important de reţinut faptul că 0 şi 1 nu reprezintă două numere, ci stări sau niveluri logice. O serie de sinonime desemnează cele două stări logice posibile, cele mai folosite fiind prezentate în tabelul următor. Sinonime pentru starea logică 0, respectiv 1 Denumirea în limba română Denumirea în limba engleză Stare logică 0 Stare logică 1 Logic 0 Logic 1 Fals Adevărat False True JOS SUS Low High NU DA No Yes Oprit Pornit Off On Tabelul 2.1 Tabelul de adevăr este o modalitate de descriere a dependenţei ieşirii unui circuit logic combinaţional de valorile logice ale intrărilor. În tabelul de adevăr sunt prezente toate combinaţiile posibile ale variabilelor de intrare. În tabel liniile se trec ordonat crescător, prima coloană aferentă variabilelor de intrare corespunzând bitului mai semnificativ MSb al vectorului de intrare, iar ultima coloană bitului mai puţin semnificativ LSb. Figura 2.1. Un circuit logic cu trei intrări şi o ieşire. Tabelul de adevăr A B C y

20 Circuitul logic combinaţional din figura 2.1 are trei intrări A, B şi C, iar ieşirea a fost notată cu y. Din citirea tabelului 6 se poate afirma că: y este Adevărat dacă şi numai dacă: A este Fals ŞI B este Fals ŞI C este Adevărat A este Fals ŞI B este Adevărat ŞI C este Adevărat A este Adevărat ŞI B este Adevărat ŞI C este Adevărat, ceea ce se poate exprima astfel: În continuare este prezentat tabelul de adevăr al celor trei funcţii elementare (NEGARE, ŞI, SAU). Tabelul 2.2 Tabelul de adevăr al funcţiilor elementare Teoremă. Orice funcţie poate fi realizată cu un singur tip elementar împreună cu inversoare. 2.2 NUMERE BINARE Majoritatea oamenilor este obişnuită cu sistemul de numeraţie zecimal. În tehnica numerică este mult mai potrivit sistemul de numeraţie binar care foloseşte baza 2 şi două numere: 0 şi 1. Această alegere este convenabilă deoarece cele două numere se pot reprezenta uşor prin două stări distincte ale unor mărimi electrice (contact închis sau deschis, nivel de tensiune ridicat sau scăzut, prezenţa sau absenţa unui curent printr-o porţiune de circuit, etc.). În tehnica numerică dar mai ales în domeniul calculatoarelor sunt utilizate de asemenea pentru scurtarea lungimii reprezentării numerelor sistemul octal (baza de numeraţie 8) şi cel hexazecimal (baza de numeraţie 16). Un număr x exprimat într-o bază oarecare b este o sumă de puteri a bazei respective: Numerele a n a m se numesc cifre sau digiţi (digits în limba engleză). Fiecare cifră este cuprinsă între 0 şi b-1. Astfel, sistemul octal este format din cifrele 0 7, cel zecimal din cifrele 0 9, iar cel hexazecimal din cifrele 0 9, A, B, C, D, E, F. Un număr exprimat prin ecuaţia 2.1 se exprimă printr-un şir de cifre a n a n-1 a 1 a 0, a - a separate de un simbol pentru virgulă. Acest simbol este virgula în literatura română şi punctul în cea 1 -m engleză. (2.1) 2

21 2.3. POSTULATELE ŞI TEOREMELE ALGEBREI BOOLEENE Postulatele şi teoremele algebrei booleene permit efectuarea de operaţii menite a simplifica modul de exprimare la funcţiilor logice şi implicit oferă posibilitatea uşurării implementării fizice a acestor funcţii. Postulatele algebrei booleene T/P Denumire Enunţ Tabelul 2.3 P1 Element neutru P2 Complement P3 Comutativitate P4 Distributivitate Teoremele algebrei booleene Tabelul 2.4 T1 Idempotenţă T2 Contradicţie T3 Dubla negaţie T4 Asociativitate T5 De Morgan T6 Absorbţie T7 T8 T9 3

22 3. CIRCUITE LOGICE COMBINAŢIONALE Sunt circuite cu n intrări, m ieşiri la care vectorul variabilelor logice de ieşire depinde numai de valoarea momentană a vectorului variabilelor logice de intrare. Se fabrică ca şi circuite integrate distincte sau sunt incluse în sisteme numerice integrate pe scară largă DECODIFICATORUL (DCD) Funcţie Serveşte la identificarea unui cod de intrare cu n biţi prin activarea unei singure ieşiri (din cele m) corespunde codului de intrare. Fiecare ieşire corespunde unei anumite combinaţii a valorilor de intrare. În general între n şi m există relaţia m = 2 n, dar există şi DCD la care m < 2 n. În schema bloc din figura 3.1, vectorul intrărilor este format din cele n linii notate x 0, x 1,... x n-1, iar vectorul ieşirilor (active SUS în varianta a, respectiv active JOS în varianta b) din liniile y 0, y 1,..., y m-1. En este o intrare de validare care poate inhiba simultan toate ieşirile DCD. În tehnologie CMOS, în seria 4000 ieşirile DCD disponibile sunt fie active SUS, fie active JOS, iar în tehnologie TTL (implicit şi în seriile CMOS rapide 74HC, 74LV, etc) ieşirile DCD sunt active JOS. a. b. Figura 3.1. Schema bloc pentru un decodificator n:m cu validare, a ieşirile active SUS, b ieşirile active JOS. Cel mai simplu DCD are o intrare şi o ieşire, fiind realizat cu un inversor (figura 3.2). Un DCD 2:4 necesită 4 porţi ŞI-NU şi două inversoare, ieşirile fiind active JOS. a. b. Figura 3.2. DCD simple schema electrică, a DCD 1:2, ieşiri active SUS, b DCD 2:4, ieşiri active JOS. Schema electrică pentru un DCD 3:8 necesită 8 porţi ŞI-NU cu câte 3 intrări (figura 3.3). Intrările se aplică prin perechi de inversoare pentru a asigura ca fiecare intrare să reprezinte o singură sarcină (TTL). Schema se poate completa cu un circuit de validare (figura 3.4). Dacă circuitul nu este validat, toate ieşirile 22

23 DCD sunt în starea 1. Pentru validare este necesar ca E 2 = 1, E 1A = E 2B = 0. Figura 3.3. Structura unui DCD 3:8. Fiecărei ieşiri îi corespunde un circuit ŞI-NU, ceea ce face ca ieşirile circuitului să fie active pe 0. Acest lucru înseamnă că ieşirea activată este pe 0 iar toate celelalte ieşiri sunt pe 1. De exemplu: pentru x 0 = 1, x 1 = 0, x 2 = 1, ieşirea este pe 0 şi toate celelalte sunt 1. Decodificatorul din figura 3.4 realizat în tehnologie TTL (74LS138) este foarte răspândit în aplicaţii datorită versatilităţii oferite de validarea multiplă. Figura 3.4. Un DCD 3:8 foarte răspândit, 74LS Alte tipuri de decodificatoare Principalele DCD realizate în tehnologie TTL sunt (figura 3.5): 74LS42 DCD care serveşte pentru decodificarea cifrelor zecimale de la 0,..,9, codificate binar. Aici m < 2 n (DCD 4:10), fără intrare de validare. 74LS139 conţine două decodificatoare binare 2:4 complet independente, fiecare decodificator având n = 2 şi m = 4 şi are o intrare de validare proprie activă pe 0. 74LS138 DCD 3:8 conţine un DCD 3:8 având n = 3 şi m = 8 şi are 3 intrări de validare active pe 0 (2), respectiv pe 1 (o intrare). 74LS154 decodificator binar având n = 4 şi m = 13 (DCD 4:13). 23

24 Figura 3.5. DCD în tehnologie TTL. Principalele DCD realizate în tehnologie CMOS sunt (figura 3.3): 4555 conţine două DCD 2:4 independente cu ieşirile active SUS, fiecare având n = 2 şi m = 4, o intrare de validare proprie activă JOS conţine două DCD 2:4 independente cu ieşirile active JOS, fiecare având n = 2 şi m = 4, o intrare de validare proprie activă JOS DCD 4:10 având n = 4 şi m = 10, cu ieşiri active SUS fără nici o intrare de validare DCD 4:13 cu ieşiri active SUS, intrare de validare activă JOS, având n = 4 şi m = DCD 4:13 cu ieşiri şi intrare de validare active JOS, având n = 4 şi m = 13. Figura 3.3. DCD în tehnologie CMOS. O categorie aparte de decodificatoare sunt utilizate pentru comanda afişajelor cu 7 segmente (figura 3.7). În tehnologie CMOS se fabrică circuitele 4511 şi 4513, cu 4 intrări şi 7 ieşiri, iar în tehnologie TTL se produc circuite pereche (74LS47 şi 74LS247 pentru afişaje cu anod comun, respectiv 74LS48 şi 74LS248 pentru circuite cu catod comun) este un latch, decodificator şi etaj de ieşire capabil să furnizeze la ieşire un curent de 25 ma, potrivit pentru comanda afişajelor cu catod comun (LED). Poate afişa doar cifrele 0...9, pe care le poate şi memora de altfel este un latch, decodificator şi etaj de ieşire capabil să furnizeze la ieşire un curent de 25 ma, potrivit pentru comanda afişajelor cu catod comun (LED), dacă PH = 1 logic, a afişajelor cu anod comun (LED), dacă PH = 0 logic, respectiv a afişajelor cu cristale lichide (LCD). Poate afişa doar cifrele 0...9, pe care le poate şi memora de altfel. 74LS47 şi 74LS247 sunt decodificatoare realizate pentru comanda afişajelor cu anod comun, care pot afişa 13 combinaţii (cifrele şi alte 5 semne, plus afişaj stins). 74LS48 şi 74LS248 sunt decodificatoare realizate pentru comanda afişajelor cu catod comun, 24

25 care pot afişa 13 combinaţii (cifrele şi alte 5 semne, plus afişaj stins). Figura 3.7. DCD binar 7 segmente Extinderea capacităţii de decodificare Extinderea capacităţii este una din cele mai comune probleme din aria de utilizare a circuitelor integrate digitale, aplicabilă practic la toate tipurile de circuite logice: decodificatoare, codificatoare, multiplexoare, numărătoare, memorii, etc. Pentru decodificatoare extinderea tipică se realizează după schema din figura 3.8, în care U 4A este utilizat pentru validarea unui singur DCD dintre U 0 - U 3, în funcţie de combinaţia variabilelor x 4, x 3. Figura 3.8. Obţinerea unui DCD 5:32 cu validare. Combinaţiile variabilelor x 4 - x 0 sunt prezentate în tabelul 3.1. nen este o intrare globală de validare; pentru nen = 1, toate ieşirile sunt inactive (1 logic). De obicei x 4 - x 0 sunt biţi de adresă, rangurile mai semnificative fiind utilizate pentru selecţia decodificatorului activ (x 4 x 3 selectează U 0 U 3 ), iar rangurile mai puţin semnificative o anumită ieşire dintr-un DCD (x 2 x 0 selectează una din cele 8 ieşiri ale unui DCD). 25

26 Versatilitatea intrărilor de validare de la 74LS138 permite o implementare mai simplă a extinderii (figura 3.9), prin utilizarea unui circuit inversor şi renunţarea la posibilitatea validării globale. Funcţionarea DCD 5:32 cu validare ne x 4 x 3 x 2 x 1 x 0 DCD Ieşire activă 1 x X x x x - - Tabelul U0 ny U0 ny U0 ny U1 ny U1 ny U2 ny U2 ny U3 ny U3 ny 31 Figura 3.9. Obţinerea unui DCD 5:32, varianta a II-a. Într-un microsistem DCD se utilizează la selecţia diferitelor circuite integrate sau porturi. Un circuit complex (port) poate răspunde la mai multe adrese adiacente (de exemplu circuitul Intel 8255 are o intrare de selecţie circuit ncs şi două linii de adresă A0 şi A1, conţinând astfel 4 porturi 3 de date şi unul de comandă). 26

27 Decodificarea adreselor se poate face complet, caz în care toate liniile de adresă ajung la DCD sau incomplet doar o parte din liniile de adresă şi sau adrese sunt decodificate. Exemplele din figurile 3.8 şi 3.9 sunt decodificări complete, pe când cea din figura 3.10 este incompletă. Figura Decodificare incompletă a magistralei de adrese într-un microsistem. Decodificare completă şi incompletă cu explicarea spaţiului de adresare nen A7 A3 A5 A4 A3 A2 A1 A0 ncs Domeniu adresare Exemple de trunchiere 1 X X X X X X X X X X X X X ncs0 0x00 0x1F 0x00, 0x04,..., 0x1C X X X X X ncs1 0x20 0x3F 0x21, 0x25,..., 0x3D X X X X X ncs2 0x40 0x4F 0x42, 0x43,..., 0x5E X X X X X ncs3 0x30 0x7F 0x33, 0x37,..., 0x9F X X X X X ncs4 0x80 0x9F 0x81, 0x85,..., 0x9D X X X X X ncs5 0xA0 0xBF 0xA3, 0xA7,..., 0xBF X X ncs3 0xC0 0xC3-1, X X ncs7 0xC4 0xC7-1, X X ncs13 0xDC 0xDF - 1, X X ncs14 0xE0 0xE3-1, X X ncs15 0xE4 0xE7-1, X X ncs21 0xFC 0xFF - 1, 3 Tabelul 3.2 DCD Aplicaţii ale decodoficatoarelor 1. Identificarea unui cod este chiar funcţia fundamentală a unui DCD. 2. Implementarea funcţiilor logice cu n variabile, unde n corespunde cu numărul de intrări de cod ale DCD. Implementarea funcţiilor logice folosind DCD este foarte avantajoasă pentru că ieşirile unui DCD binar 27

28 reprezintă termenii din exprimarea canonică disjunctivă a funcţiilor logice. Numărul funcţiilor (de acelaşi număr de variabile binare) ce pot fi implementate nu este limitat decât de factorul de branşament la ieşire, ce corespunde ieşirilor DCD. Există două variante de implementare: DCD şi o poartă ŞI-NU, respectiv un DCD şi o poartă ŞI. În primul caz la intrările circuitului ŞI-NU se conectează ieşirile DCD ce corespund termenilor cuprinşi în funcţie. Pentru a doua variantă, la intrările circuitului ŞI se conectează ieşirile DCD ce corespund termenilor necuprinşi în funcţia F. Fie funcţia F = P 0 + P 3 + P 5. În acest caz n = 3 şi se poate utiliza un DCD 3:8. Varianta DCD + ŞI-NU Varianta DCD + ŞI, adică Figura Implementarea de funcţii cu DCD şi porţi. Pentru reducerea numărului de circuite, în cazul funcţiilor de 3 variabile se utilizează varianta cu porţi ŞI-NU pentru funcţii cu maxim 4 termeni P, iar varianta cu ŞI atunci când numărul termenilor care nu apar în funcţie este mai mic de 4. În tehnologie TTL circuitele ŞI-NU se fabrică cu 2, 3, 4, 8, 13 intrări, pe când circuitele ŞI se fabrică cu 2, 3, 4 intrări. 3. Comanda afişajelor cu 7 segmente. Schemele electrice din figurile 3.9 şi 3.10 sunt evident incomplete, lipsind rezistoarele de limitare a curentului prin segmente. Acestea se conectează în serie cu ieşirile DCD şi au o valoare tipică de 330Ω. În ambele figuri este redată situaţia afişării semnului corespunzător la = 0x0C. Intrarea nlt (Lamp Test) activă JOS determină atunci când este trecută în 0 logic aprinderea tuturor segmentelor, permiţând astfel verificarea afişajului. nrbi (Ripple Blank Input) este intrarea de mascare a zerourilor nesemnificative, iar nrbo este ieşirea corespunzătoare. Pinul nrbo oferă şi funcţia suplimentară de ştergere (BI Blanking Input) prin care se poate comanda stingerea tuturor segmentelor afişajului. 28

29 Figura Afişaje cu anod comun comandate de circuitele TTL 74LS47, respectiv 74LS247. Figura Afişaje cu catod comun comandate de circuitele TTL 74LS47, respectiv 74LS247. Figura Afişaj cu trei cifre configuraţie standard. 29

30 Figura Afişaj cu trei cifre mascarea zeroului semnificativ. Intrarea RBI permite stingerea zerourilor nesemnificative atunci când este conectată la ieşirea RBO a decodificatorului de rang imediat adiacent. Figura Afişaj cu trei cifre testarea segmentelor. Figura Afişaj cu trei cifre cu zero în poziţia cea mai puţin semnificativă. 30

31 Figura Afişaj cu trei cifre mascarea zeroului mai puţin semnificativ. Pentru un număr mai mare de cifre comandate se folosesc tehnici de multiplexare a afişării, care vor fi prezentate la x.x. 4. Utilizarea unui DCD 4:10 fără intrare de validare ca DCD 3/8 cu intrare de validare. Se realizează utilizând intrarea de rang semnificativ, notată x3, D sau A3 ca intrare de validare activă jos (nen). Se pot folosi doar ieşirile ny0 ny7 ale DCD. 5. Temă. Să se proiecteze un circuit cu 4 intrări care să semnalizeze momentele în care exact una dintre intrări este 1 logic. Rezolvare: sunt necesare un DCD 4/13 cu ieşiri active sus şi o poartă SAU cu 4 intrări DEMULTIPLEXORUL (DMUX) Funcţie. Asigură transmiterea datelor de la o singură sursă de date la m receptoare succesive. Selecţia receptorului se realizează printr-un cod de selecţie de biţi. Figura Demultiplexorul schema bloc de utilizare. Funcţia definită anterior sugerează posibilitatea de a folosi orice DCD care are cel puţin o intrare de validare pentru realizarea unui DMUX. Modul în care un DCD 74LS138 devine DMUX şi noua semnificaţie a intrărilor este ilustrată în figura Considerând codul de selecţie A = 1, B = 1, C = 0, datele prezente la intrarea de date D i se vor regăsi la ieşirea L 3 dacă şi numai dacă circuitul este validat corect, deoarece. Datele transmise serial suferă două inversări, deci ajung la receptorul selectat neinversate. În cazul în care D i se conectează la G 1, datele ajung la receptoare complementate (dacă G 2 = Di şi G 1A = G 1B = 0, atunci L 3 = ). 31

32 Figura Utilizarea unui DCD ca DMUX. a. fără inversare; b. cu inversare Extinderea capacităţii de demultiplexare Extinderea capacităţii de demultiplexare se realizează similar cu extinderea decodificării. De exemplu două DCD 4:13 se pot folosi ca un DCD 5:32 sau DMUX cu 32 linii de ieşire şi cod de selecţie de 5 biţi Aplicaţii Comanda în impulsuri a unui motor de curent continuu cu punte H şi DMUX. În acţionările electrice un motor de curent continuu se comandă cel mai adesea modulând în durată un semnal dreptunghiular de frecvenţă fixă. Tensiunea medie la bornele motorului este direct proporţională cu factorul de umplere al semnalului PWM (pulse-width modulation) de comandă. Această metodă simplă permite variaţia în limite largi a turaţiei unui motor de curent continuu, dar nu şi modificarea sensului de rotaţie caz în care este necesară utilizarea unei punţi H. O punte H se poate realiza şi cu tranzistoare (bipolare sau MOS), dar în cazul cel mai simplu o punte integrată satisface cerinţele pentru puteri mici-medii. TA 8050P este o punte H integrată cu tranzistoare bipolare produse de firma Toshiba, care are următoarele caracteristici: Comanda bidirecţională a motorului de curent continuu; Patru moduri de operare: Direct, Invers, Stop şi Frânare; Comanda se face cu nivelurid e tensiune TTL; curent comandat: 1,5 A; Tensiuni de alimentare recomandate cuprinse între 3 V şi 13 V; Diode de protecţie împotriva tensiunii de autoinduse; Protecţie integrată la: - Scurtcircuit; - Supraîncălzire; - Supratensiune; Capsulă HSIP cu 7 pini. 32

33 Schema tipică de utilizare este cea din figura 3.22, iar tabelul de funcţionare 3.x. Comanda punţii TA 8050P Intrare Ieşire Mod de lucru Tabelul 3.x Di1 Di2 0 0 OFF (HiZ) OFF (HiZ) Stop 0 1 L H Invers 1 0 H L Direct 1 1 L L Frânare M(+) M(-) Figura Schema de aplicaţie a punţii H MULTIPLEXORUL (MUX) Funcţie. Permite transmiterea succesivă a datelor de la m surse de date la un receptor unic. În cazul general, un MUX este prevăzut cu: m canale de date de intrare de câte b biţi; un canal ieşire pe b biţi; un cod de selecţie a canalului de intrare cu n biţi unde n = log 2 m; o intrare de validare a funcţionării. Figura Schema funcţională a unui multiplexor şi simbolul unui MUX 8:1. 33

34 Cel mai simplu MUX are 2 intrări şi o ieşire (figura 3.25.a). Un MUX 4:1 necesită 4 porţi ŞI-NU, o poartă SAU şi minim 3 inversoare (figura 3.25.b). a. b. Figura MUX simple schema electrică, a MUX 2:1, b MUX 4: Exemple de multiplexoare TTL 74LS151 (figura 3.23): Este un multiplexor cu m = 8 canale de intrare, n = log 2 m = 3 linii de selecţie şi un canal de ieşire de b = 1 bit. Ecuaţia care descrie funcţionarea MUX 74LS151 este: Figura MUX 74LS

35 74LS251: Are o structură asemănătoare cu 74LS151 (m = 8, n = 3, b = 1), faţă de care prezintă însă următoarele deosebiri: - ieşirile Y şi sunt de tip trei stări, validate de semnalul activ pe 0 (Output Enable), aşa cum se poate observa în figura Nu mai există (şi nici nu mai este necesară) intrarea (înlocuită cu ). Dacă, ambele ieşiri sunt în stare de impedanţă ridicată HiZ. - sunt circuite utilizate pentru conectare la magistrale Figura Ieşirea multiplexorului 74LS LS157 (figura 3.28). Este un multiplexor cvadruplu 2:1 cu intrare de validare, având m = 4 canale, b = 2 biţi, n = 1 bit. Funcţionare: Dacă, liniile L 1, L 2 vor fi 0 logic, iar ieşirile Y 0,,Y 3 vor fi de asemenea 0 logic. Dacă, porţile P 1, P 2 funcţionează pentru semnalul de selecţie ca inversoare; pentru S = 0 sunt selectate intrările I 0a, I 0b, I 0c, I 0d, iar pentru S = 1 sunt selectate intrările I 1a, I 1b, I 1c, I 1d. Figura Multiplexor cvadruplu 2:1 cu intrare de validare, 74LS

36 Figura Multiplexoare în tehnologie TTL Extinderea capacităţii de multiplexare Figura Multiplexoare în tehnologie CMOS. 1. Extinderea numărului de canale m, fără modificarea numărului de biţi b pe canal. 2. Extinderea numărului de biţi b, fără modificarea numărului de canale m. 3. Extinderea numărului de canale m şi a numărului de biţi b pe canal Aplicaţii ale multiplexoarelor 1. Transmiterea succesivă a datelor de la m surse de date la un singur receptor (aplicaţia fundamentală): 36

37 Figura Multiplexor utilizat pentru transmisia succesivă a informaţiei. CNT este un numărător binar modulo m. Când este activată, intrarea nclr determină ştergerea numărătorului. Aplicarea unui impuls de tact Clk determină incrementarea codului de la ieşirea CNT. Se selectează astfel succesiv cele m = 2 n canale de date, iar informaţia prezentă la intrare este transferată succesiv la receptorul Rx. 2. Conversia paralel-serie a unui cuvânt binar cu m biţi Se foloseşte un MUX cu m canale de câte 1 bit. De exemplu pentru conversia paralel-serie a unui cuvânt binar se poate folosi MUX 74LS151. Cei 8 biţi aplicaţi paralel la intrările de date, apar succesiv la ieşire, bit după bit. După 8 impulsuri de tact (CK) la ieşire se obţine întregul cuvânt, în formă serială. Figura Conversia paralel serie cu MUX 74LS Implementarea funcţiilor logice Spre deosebire de decodificator care permite teoretic implementarea unui număr ori cât de mare de funcţii în acelaşi timp, multiplexorul are o singură ieşire. Acest lucru permite implementarea doar a unei singure funcţii logice (respectiv a valorii negate a acesteia). Se utilizează în acest scop multiplexoare care au b = 1. Pot fi implementate funcţii cu un număr de variabile egale cu numărul de biţi ai codului de selecţie n. Implementarea se bazează pe relaţia care exprima variabila de ieşire Y în funcţie de codul de selecţie şi datele de intrare. Exemplul 1. Fie F =P 1 + P 3 + P 5 + P 3. Se notează cu A, B, C intrările aferente variabilelor binare. Pentru ca la ieşirea Y să se găsească funcţia F, se dau următoarele valori intrărilor: I 1 = I 3 = I 5 = I 3 = 1, I 0 = I 2 = I 4 = I 7 = 0 37

38 Dacă se doreşte utilizarea ieşirii, se pun pe 0 intrările I i care corespund termenilor P existenţi în funcţie şi pe 1 intrările I i ce corespund termenilor P care lipsesc din funcţie. În exemplul de mai sus, pentru ca dau următoarele valori intrărilor: I 1 = I 3 = I 5 = I 3 = 0, I 0 = I 2 = I 4 = I 7 = 1. = F se Figura Implementarea unei funcţii cu MUX. Exemplul 2. În afară de situaţia descrisă anterior, este de menţionat că este posibilă implementarea unei funcţii de n + k variabile binare cu ajutorul unui multiplexor cu n biţi ai codului de selecţie, dacă numărul termenilor P din funcţia F nu depăşeşte numărul canalelor de intrări m. Pentru 74LS151: codul de selecţie fiind pe 3 biţi, k = 1 - ceea ce corespunde la 4 variabile de intrare, iar numărul termenilor P trebuie să fie cel mult egal cu 8. Figura Implementarea unei funcţii cu multiplexor varianta a II-a. Fie F= P 2 + P 3 + P 11 + P 12 + P 15. Este o funcţie de 4 variabile, dar implementarea se poate face cu un multiplexor având n = 3 deoarece numărul termenilor P este mai mic decât m = 2 3 = 8. Se rescrie funcţia: Dacă se foloseşte 74LS151 şi ieşirea Y, la intrările de date se aplică: I 0 = I 1 = I 5 = I 3 =0, I 2 =, I 3 = 1, I 4 = D, 0, D 7 = D, iar (figura 3.34). 38

39 3.4. CODIFICATORUL (CD) CD furnizează la ieşire un cod de n biţi corespunzător aceleia dintre cele m intrări ale sale care este activată (numărul de linii intrări este m, iar numărul biţilor codului de ieşire este n). În situaţia în care fiecărei linii de intrări îi corespunde un cod distinct este valabilă relaţia: n log 2 m. Exemplificarea structurii interne a unui codificator se face considerând codificarea binară a cifrelor zecimale 0,, 9. În acest caz sunt necesare m = 10 intrări iar numărul de biţi ai codului de ieşire este n log 2 10 = 3,33. Numărul de biţi trebuie să fie un număr întreg şi deci n 4. Reprezentarea simbolică a unui astfel de CD este: Figura Schema bloc a unui codificator BCD. 4 biţi sunt suficienţi pentru codificarea a 13 intrări. 3 dintre codurile valorilor logice posibile nu se vor utiliza. Presupunem ca din cele 13 se aleg primele 10 coduri în ordine naturală crescătoare. Rezultă tabelul de funcţionare 3.3. Funcţionarea codificatorului BCD Tabelul 3.3 Linia activă Y 3 Y 2 Y 1 Y I 0 I 1 I 2 I 3 I 4 I 5 I 3 I 7 I 8 I 9 Funcţiile binare ce corespund celor 4 ieşiri sunt: 39

40 În aceste funcţii nu intervine I 0 - dacă intrările I 1,...I 9 sunt inactive (0), codul de ieşire trebuie să fie 0. Dezavantajul principal al codificatoarelor (denumite neprioritare) este că nu funcţionează corect în situaţii în care se activează simultan două sau mai multe intrări. Dacă se activează de exemplu simultan intrările I 3 şi I 9, atunci codul de ieşire este CD se pot utiliza în aplicaţii în care nu sunt activate simultan două sau mai multe intrări. Codificatoarele nu se fabrică ca şi circuite integrate distincte, ele fac parte din circuite mai complexe Codificatoare prioritare Figura Schema electrică a codificatorului BCD. Codificatoarele prioritare (CDP): Înlătură dezavantajele CD (neprioritare) CDP se fabrică şi sub forma unor CI distincte, dar pot fi integrate ca subcircuite. În cazul activării simultane a două sau mai multe intrări furnizează la ieşire codul corespunzător intrării cu cea mai mare prioritate dintre cele activate. Codificatoarele prioritare asigură atribuirea unor priorităţi intrărilor. Uzual intrarea cu indice mai mare este prioritară faţă de intrările cu indicele mai mic. În cazul activării simultane a două sau mai multe intrări, codul de ieşire va corespunde intrării cu prioritate maximă. În cazul CDP prioritatea scade cu scăderea indicelui intrării. Gradul de prioritate al intrării se stabileşte prin structura circuitului integrat. Reprezentarea simbolică pentru CDP cu m = 8, n = 3 biţi: EI validează funcţionarea circuitului. EO este utilizat pentru validarea intrării EI a unui circuit similar cu intrări având prioritate imediat inferioară (atunci când se doreşte extinderea numărului de intrări, de exemplu de la 8 la 13). 40

41 Figura Schema bloc a codificatorului prioritar. EI Enable Input - validează circuitul. EO Enable Output (ieşire de validare), care este activă când CDP este validat (EI = 1) şi când nici una dintre intrările I 0, I 1,...,I 7 nu este activată EO este utilizat pentru validarea unui alt circuit similar cu acesta, cu grad de prioritate mai mic, în cazul în care nu este activată nici o intrare I 0, I 1,...,I 7. Circuitul validat corespunde unor intrări cu prioritate inferioara lui I 0. Structura unui CDP: considerăm un CDP cu 8 intrări şi 3 ieşiri. Prima etapă o constituie reprezentarea tabelului de funcţionare pentru un codificator neprioritar cu 8 intrări şi un cod de ieşire pe 3 biţi. Funcţionarea codificatorului neprioritar Intrare Ieşiri activă Tabelul 3.x I 7 I 3 I 5 I 4 I 3 I 2 Y 2 Y 1 Y I 1 I 0 Pentru a obţine un CDP fiecărei intrări i se atribuie o anumită prioritate prin intermediul unei variabile intermediare Z. Folosind această substituire, funcţiile de ieşire pentru CDP sunt: (3.1) 41

42 Z 7 = I 7 corespunde celei mai prioritare intrări; Z 3 = dacă I 7 nu este activată, I 3 rămâne cea mai prioritară intrare; Z 5 = dacă I 7 şi I 3 nu sunt activate, I 5 rămâne cea mai prioritară intrare; Înlocuind în (3.1) pe Z se obţin funcţiile Y = f (Z), care apoi se minimizează. Figura Codificatoare prioritare TTL (74LS147 - BCD, 74LS148 - octal). Exemplu de CDP frecvent utilizat: 74LS148 toate intrările şi ieşirile sunt active pe 0 există o intrare de validare nei, activă pe 0 codul de ieşire este pe 3 biţi neo va fi activă (pe 0) dacă circuitul este validat şi nici una dintre intrările I 0,,I 7 nu este activată GS (group select) selecţie de grup. Aceasta este activă dacă circuitul este validat şi cel puţin una dintre intrările circuitului este activă Extinderea numărului de intrări la CDP Dacă se doreşte un CDP cu 13 intrări, folosim două CDP74LS148. a.) Circuitele 1 şi 2 au intrări active pe 0. Dacă circuitul 1 are cel puţin o intrare activă, atunci circuitul 2 nu este validat. Codul de ieşire va corespunde intrării activate celei mai prioritare a circuitului 1. GS va fi 1. (de exemplu când cea mai prioritară intrare este I 10 se obţine la ieşire codul Y 3 Y 2 Y 1 Y , Y 3 = 1 deoarece EO 1 = 0). b.) Dacă circuitul 1 nu are nici o intrare activă, atunci circuitul 2 este validat. Dacă una din intrările circuitului 2 este activă, atunci GS=1 (dacă de ex. nici una din intrările I 15,...,I 8 nu este activă Y 3 =0, Y 2, Y 1, Y 0 corespund intrării celei mai prioritare a circuitului 2, de exemplu I 5 : Y 3 Y 2 Y 1 Y c.) Nici o intrare nu este activă. În această situaţie ambele circuite sunt validate, dar neavând nici o intrare activă, codul de ieşire este Y 3 Y 2 Y 1 Y , iar GS=0. Principala aplicaţie a unui astfel de circuit îl constituie arbitrarea întreruperilor într-un microsistem. În funcţionarea unui microsistem are loc prelucrarea informaţiei într-o succesiune stabilită într-un program principal. Microsistemul este interconectat cu periferice. Programul principal poate fi întrerupt printr-o solicitare din partea unui periferic. Solicitarea de întrerupere pentru satisfacerea unei solicitări a perifericului 42

43 are loc astfel: perifericul pune pe 0 linia de intrare care-i corespunde; se activează GS trecând pe 1, atenţionând microsistemul că a fost cerută o întrerupere. Microsistemul termină secţiunea în lucru din programul principal şi trece la deservirea întreruperii. El citeşte codul de ieşire al CDP, cod care determină pentru fiecare periferic adresa subrutinei de deservire a perifericului. După terminarea acestei subrutine, microsistemul revine la programul principal. Dacă mai sunt şi alte cereri, microsistemul le deserveşte în ordinea priorităţii, până când GS = 0. Figura Extinderea capacităţii de codificare activarea intrării 2. Figura Intrările 2 şi 7 activate simultan. 43

44 Figura Intrările 2, 7 şi 14 activate simultan COMPARATORUL NUMERIC (CN) Are funcţia de a stabili valoarea relativă a două numere binare, A şi B, care au acelaşi număr de biţi. Dacă numărul de biţi este b, CN are 2b intrări şi în general, trei ieşiri: F e = 1 A = B (egal); F s = 1 A > B (superior); F i = 1 A < B (inferior). Observaţie: În unele circuite există doar F e şi F s, iar F i se deduce. Pentru a analiza structura unui comparator se are în vedere comparatorul elementar pentru doi biţi a k, b k, (rangul k al numerelor A şi B). Un comparator pentru un număr de b biţi se compune din b comparatoare elementare pentru numere de câte un bit (acelaşi bit pentru A şi B) şi din alte circuite combinaţionale auxiliare Comparatoare elementare Pentru a determina egalitatea dintre a k şi b k se scrie relaţia:. Figura Comparator elementar pe 1 bit. 44

45 Pentru a obţine f sk si f ik se foloseşte câte un circuit ŞI cu două intrări, una din ele fiind complementată. Definirea funcţiilor f ek, f sk şi f ik a k b k f ek f sk f ik Tabelul Comparatoare pe 4 biţi Figura Obţinerea funcţiilor f ek, f sk şi f ik. Fie numerele A şi B, reprezentate pe 4 biţi: A [A 0, A 1, A 2, A 3 ] şi B [B 0, B 1, B 2, B 3 ]. a) Condiţia de egalitate între A şi B este îndeplinită atunci când toţi biţii de acelaşi rang din A şi B au valori egale. În cazul discutat pentru 4 biţi, această condiţie se scrie: b) Condiţia de superioritate între 2 numere binare A şi B (A > B), notată F s se scrie astfel: A > B dacă a 3 > b 3 SAU (a 3 = b 3 ŞI a 2 > b 2 ) SAU (a 3 = b 3 ŞI a 2 = b 2 ŞI a 1 > b 1 ) SAU (a 3 = b 3 ŞI a 2 = b 2 ŞI a 1 = b 1 ŞI a 0 > b 0 ), adică: c) Similar Dintre valorile F e, F s, F i numai una este adevărată la un moment dat, iar,,. Comparatorul se poate realiza în consecinţă şi cu două ieşiri F e, F s, iar. Evident F i necesită un circuit combinaţional suplimentar, ceea ce implică o diferenţă temporală între apariţia F e, F s pe de o parte şi F i pe de altă parte. Dacă acest defazaj este deranjant, o soluţie simplă este întârzierea cu un circuit neinversor (de exemplu o poartă ŞI) a ieşirilor F e şi F s. 45

46 Implementarea lui F e : Dacă se realizează compararea pentru biţii 0...3, = 1. Figura Obţinerea funcţiei F e. Implementarea lui F s : Dacă se compară biţii 4...7, se face conectarea: la F compară biţii 0...3, se leagă la 0 (similar se leagă la masă). s a circuitului anterior. Dacă se Figura Obţinerea funcţiei F s Exemplu de comparator TTL 74LS85 este un comparator pentru două numere binare de câte 4 biţi. Are 3 intrări de interconectare ', destinate unui alt comparator cu semnificaţie imediat inferioară. 46

47 Figura Comparator integrat pe 4 biţi, 74LS Extinderea capacităţii de comparare Comparatorul 1 are influenţă asupra deciziei comparatorului 2, doar dacă simultan A 4 = B 4, A 5 = B 5, A 3 = B 3, A 7 = B 7. Figura Comparator TTL pe 8 biţi Aplicaţie 74LS85 diagrame de semnal pentru comparatorul pe 8 biţi 47

48 Figura Funcţionarea comparatorului pe 8 biţi Comparator MSI pe 8 biţi Figura Diagrame de semnal pentru comparatorul din figura Figura Comparator complet pe 8 biţi. 74LS382 are 2 x 8 intrări active pe 1 şi două ieşiri active pe 0. 48

49 Temă Pentru un comparator de tip 74LS85 la care F e = 1, să se completeze în diagrama de semnal de mai jos variaţia F e, F i, F s. Figura Diagrame de semnal DETECTORUL ŞI GENERATORUL DE PARITATE SAU IMPARITATE Este utilizat pentru detectarea erorilor de transmisie a informaţiei binare. Funcţia este un circuit logic combinaţional care determina paritatea sau imparitatea numărului de variabile de intrare egal cu 1, generând un bit de paritate sau imparitate. Un astfel de detector se bazează pe detectoare elementare de imparitate cu două intrări (circuit SAU-EXCLUSIV). Funcţionarea porţii SAU-EXCLUSIV ca generator de imparitate Tabelul 3.x I 1 I 2 IMP Figura Generator de imparitate din poarta SAU-EXCLUSIV. Structura detectorului poate fi în lanţ sau arborescentă. a. Structura în lanţ. La aceasta structura trebuie să ţinem seama de: pentru n intrări sunt necesare n-1 circuite XOR timpul de propagare pe traseul critic: t p = (n - 1) t pxor numărul de intrări n poate fi un număr par, cât şi impar 49

50 b. Structura arborescentă. La această structură trebuie să ţinem seama de: pentru n intrări sunt necesare n - 1 circuite XOR; timpul de propagare t p = (log 2 n) t pxor este mai mic decât la structura în lanţ; numărul de intrări n trebuie sa fie un număr par. Figura Generator de imparitate cu structură în lanţ. Figura Generator de imparitate cu structură arborescentă. Orice detector de imparitate se poate transforma intr-unul de paritate prin folosirea unui inversor suplimentar. Astfel de circuite permit utilizatorului, în funcţie de aplicaţie, să aleagă funcţia îndeplinită, stabilind printr-un bit dacă circuitul funcţionează ca un detector de paritate sau imparitate. Figura Generator de paritate / imparitate selectabil. (P = 1 inversor P = 0 neinversor) În prezent se folosesc: 74HC180 are 8 intrări; 2 ieşiri PAR şi IMPAR; 2 intrări de interconectare; structura arborescentă; se foloseşte pentru detectarea erorilor de transmisie. 50

51 74LS280 are 9 intrări; 2 ieşiri PAR şi IMPAR structura in lanţ este folosit pentru detectarea erorilor de memorare ale unui cuvânt binar cu 8 biţi. Verifică dacă informaţia citită din memorie are aceeaşi paritate ca şi cea înscrisă. În afară de cei 8 biţi memoria trebuie să asigure şi memoria de paritate P În cazul unei linii de transmisie exista câmpuri electromagnetice care pot să modifice informaţia trimisă de la sursă. Figura Sistem de transmisie cu semnalizarea parităţii SUMATORUL Funcţia: Efectuarea de operaţii aritmetice (adunare sau scădere) cu două numere binare având un număr egal de biţi. Orice sumator pe mai mulţi biţi este construit din sumatoare elementare pe un bit. Sumatoarele elementare pe un bit pot fi: semisumatoare (sumator pentru bitul zero), acest sumator elementar se caracterizează prin faptul că nu ţine seama de transportul de la bitul cu semnificaţie imediat inferioară. sumatoare complete pe un bit care ţin seama de transportul de la bitul cu semnificaţie imediat inferioară Semisumatorul (sumatorul pentru bitul zero) - intrările celor două numere pe un bit sunt reprezentate prin si ; 51

52 - ieşirile sunt: - (suma celor două numere) şi - (Carry - transportul către bitul 1). iar. Funcţionarea semisumatorului Tabelul 3.x X 0 Y 0 C 1 S Figura Semisumator pe un bit Sumatorul complet pe un bit Sumatorul complet pe un bit ţine cont de transportul de la bitul de semnificaţie imediat inferioară. Are intrările: X n, Y n, C n şi ieşirile: S n, C n+1. Funcţionarea sa se bazează pe tabelul de mai jos. Din tabel se deduc relaţiile care descriu dependenţa ieşirilor de intrări: 52

53 Prin implementarea relaţiilor obţinute anterior, se obţine următoarea schemă pentru un sumator complet de 1 bit. Dacă se determină timpul de propagare de la intrări la ieşiri se constată că: deoarece Dacă, pentru obţinerea ieşirii de transport, se foloseşte schema din dreapta, timpul de propagare se reduce la: Funcţionarea sumatorului complet X n Y n C n C n+1 S n Tabelul 3.x Figura Sumator complet pe 1 bit, varianta 1. 53

54 Figura Sumator complet pe 1 bit, varianta 2. Se poate reduce în continuare, prin minimizarea relaţiei lui C definirea a lui C n+1 este: n+1 cu ajutorul diagramei VK. Relaţia de Dacă se consideră, atunci diagrama VK este: Se obţine:, care conduce la următoarea schemă pentru un sumator complet pe un bit: Figura Sumator complet pe un bit, varianta 3. În acest caz timpul de propagare de la orice intrare la ieşirea de transport este: Sumator cu transport succesiv 74LS83 (4 biţi) Schema acestui sumator pe patru biţi cuprinde patru sumatoare complete pe un bit interconectate ca în figură: 54

55 Figura LS83 schema funcţională. - Se pune la masă dacă circuitul este folosit pentru însumarea a două numere cu 4 biţi, deoarece nu există transport de la un bit cu semnificaţie mai mică. Când se extinde numărul de biţi folosind două sau mai multe circuite conectate se face concordanta cu următoarea schemă: Figura Extinderea capacităţii de adunare. Un astfel de sumator furnizează rezultatul final după un timp ce corespunde generării transportului C n. Dacă se consideră la valorile care vor apare pentru sume şi Carry nu sunt cele finale, este necesar ca să se compună timpii de întârziere cu care sunt generate transporturile numai după această întârziere suma şi transportul sunt corecte (transportul C apare cu o întârziere de ). 4 Un astfel de sumator se numeşte sumator succesiv (dacă suntem în cazul cel mai defavorabil fiecare sumator de un bit generează un transport 1 x y cu cât folosim mai multe sumatoare cu atât e mai mare). Pentru a obţine viteze mari e necesar ca întârzierile să fie cât mai mici. 55

56 Figura Extinderea sumatoarelor Aplicaţie. Sumator folosit pentru scădere Este necesară complementarea biţilor scăzătorului: Intrarea de transport si ieşirea de transport sunt interpretate ca intrare de împrumut.. In cazul sumatorului 83 avem nevoie de patru astfel de inversoare; se leagă la 1 iar se considera Aplicaţie. Sistem simplu de votare. Figura Sumator folosit pentru scădere. Un sumator de tipul 74LS83 adună numere binare în care fiecare bit are o anumită pondere. Pentru a aduna biţi de aceeaşi pondere, de exemplu într-un sistem de votare este necesară utilizarea mai multor sumatoare pe un bit, cascadate, ca în figură. U1 şi U2 vor aduna fiecare câte trei biţi de pondere egală, conectaţi la intrările A1, B1 şi Cin. Cele două sume parţiale astfel obţinute sunt folosite pentru calcularea sumei finale, cu ajutorul lui U3. Rezultatul final este afişat pe DISP1. 56

57 Figura Sistem simplu de votare. 57

58 4. CIRCUITE LOGICE SECVENTIALE ( CLS ) GENERALITATI CLS este un echipament (iar în cazul cel mai simplu un circuit integrat) cu mai multe intrari si iesiri; în cazul cel mai frecvent, una dintre intrari se numeste intrare de tact. Vectorul iesirilor depinde nu numai de valoare momentana a vectorului intrarilor ci si de starea în care se afla circuitul, respectiv de succesiunea starilor prin care a trecut acest circuit. Pentru cunoasterea starii în care se afla CLS, acestea se memoreaza folosind unul sau mai multe circuite basculante bistabile (CBB). Starea CLS este caracterizata prin variabilele de stare. Modificarea starii CLS are loc în momente sau intervale de timp determinate de un semnal de tact (ceas, clock, CLK, CK). Un semnal de tact este format din impulsuri dreptunghiulare cu perioada de repetitie constanta. CLS îsi pot modifica starea pe front sau palier. Semnalul de tact se considera: - activ pe 1 daca modificarea starii CLS se face pe frontul crescator al impulsului de tact sau pe întreaga durata a acestuia. -activ pe 0 atunci când modificarea starii circuitului se face pe frontul scazator al impulsului sau pe durata pauzei dintre doua impulsuri de tact. Semnalul de tact din figura 2.1 este activ pe front, Ti este durata impulsului de tact iar T este perioada semnalului. Cel mai simplu CLS este circuitul basculant bistabil CBB. Starea acestuia este caracterizata printr-o variabila de stare notata Q. 4. CIRCUITE BASCULANTE BISTABILE (CBB) Daca un bistabil are prevazuta o intrare de tact îl vom numi în continuare bistabil secvential sau sincron, sau pe scurt bistabil, iar daca nu are o asemenea intrare va fi denumit bistabil asincron, nesecvential sau latch. Exista si se folosesc urmatoarele tipuri de bistabile si latch-uri: SR, D, JK si T. În tehnologie TTL se fabrica urmatoarele tipuri de latch-uri: 74LS256, 74LS259, 74LS373, 74LS375, 74LS75, iar CMOS: 4042, 4043, 4044, În tehnologie TTL se fabrica urmatoarele tipuri de bistabile: 74107, 74109, 74112, 74173, 74174, 74175, 74273, 74374, 74377, 74378, 7473, 7476,, iar CMOS: 4013, 4027, Circuite basculante bistabile de tip S-R Latch-ul S-R ( Set-Reset ) cu porti SI-NU Este cel mai simplu CLS si CBB, utilizat pentru memorarea unui bit de informatie (figura 4.2). Este alcatuit din doua porti SI-NU care formeaza un latch /R-/S si eventual doua inversoare care formeaza circuitul de intrare pentru intrari active SUS. Pentru latch, S si R sunt variabile de intrare, iar Q este variabila de stare. 58

59 Circuitul din dreapta cuprinde doua porti incluse într-o bucla de reactie pozitiva. Presupunând ca P 1 si P 2 functioneaza ca inversoare, bucla de reactie este activa doar atunci când cele doua porti functioneaza simultan în zona de tranzitie a caracteristicii de transfer. În aceasta zona amplificarea în valoare absoluta este: dui du 0 du i >>1 Portile P 1 si P 2 efectueaza o amplificare numai în zona de tranzitie. În UL celelalte zone amplificarea este nula, bucla de reactie nu este activa si ansamblul format din P 1 si P 2 este într-o stare stabila. Modificarea starii Q a unui latch SR se realizeaza prin modificarea variabilelor de intrare S si R. Daca presupunem ca initial Q = 1 si S = R = 0 Q = 0, iar aceasta stare se mentine un timp nedefinit. Similar, daca presupunem ca pentru S=R=0 si initial Q = 0 Q = 1. Combinatia S = 1 si R = 0 determina Q = 1 (setarea latch-ului),iarcombinatias =0siR=1determinaQ=0(stergerea latch-ului). Functionarea este reflectata de un tabel de functionare, care prezinta care va fi valoarea noua valoare a lui Q, notata Q * în functie de vechea valoare Q si valorile logice ale variabilelor de intrare S si R. Combinatia S = R =1 este interzisa deoarece determina aparitia egalitatii tensiunilor la iesire Q = nq = 1, iar dupa înlaturarea acestei combinatii si trecerea de exemplu la intrare la valorile S = R = 0, iesirile se vor gasi într-o stare nedeterminata, influentata de procesul tehnologic, diferentele dintre P1 si P2, etc. Figura 4.4. Latch-ul SR, reprezentare simbolica. S R Q* Explicatie 0 0 Q nici o modificare Q sters Q setat combinatie Q = nq = 1 si apoi Q 1 1 interzisa aleator Tabelul 4.1. Functionarea latch-ului RS 59

60 La reprezentarea tuturor CBB este important de respectat urmatoarea regula: notând iesirea Q cu un cerculet, în interiorul bistabilului se trece doar Q, în nici un caz tot Q Latch-ul S-R cu porti SAU-NU Latch-ul S-R poate fi realizate si cu porti SAU-NU. Trebuie remarcat ca în acest caz semnalele S si R sunt active SUS, iar pentru poarta cu iesirea Q intrarea corespunzatoare este R si nu S sau ns, asa cum se întâmpla la latch-ul SR Aplicatie: circuit simplu de alarma cu latch S-R Descrierea functionarii Initial se sterge latch-ul, apasând K. În functionare normala, fototranzistorul Q este permanent luminat, astfel încât S = 0, K este închis deci R = 0 iar Alarma = 0. La întreruperea razelor de lumina, rezistenta fototranzistorului este foarte mare, S devine 1 iar Alarma este 1. Indiferent de restabilirea caii razelor luminoase, alarma va fi actionata pâna la o apasare a lui K. 60

61 Aplicatie: eliminarea comutarilor false cu latch-ul S-R Descrierea functionarii Latch-ul S-R cu intrare de comanda Are o intrare suplimentara de comanda (sau validare), care poate fi privita atât ca intrare de tact (CK), cât si ca intrare de validare (EN). Latch-ul S-R cu intrare de comanda EN poate fi utilizat si in aplicatii nesecventiale, în acest caz la intrarea de comanda EN se aplica niveluri logice neperiodice. În cazul functionarii secventiale, modificarea starii latch-ului se poate face pe toata durata T i a impulsului de comanda. Daca datele de intrare sunt modificate pe intervalul T i, aceste modificari se reflecta imediat în valorile lui Q si Q ca în cazul unui latch SR obisnuit. Modificarea lui S si R se poate 61

62 face si în intervalul dintre cele doua impulsuri succesive, când aceste modificari nu se transmit la iesirile Q si Q, deoarece EN = 0 face ca iesirile portilor P3 si P4 sa fie pe 1 indiferent de faptul ca R sau S se modifica. Starea variabilelor de intrare si iesire înainte de aplicarea impulsului n + 1 de tact se noteaza cu S n, R n si Q n, iar dupa aplicarea impulsului n + 1 de tact se noteaza cu S n+1, R n+1 si Q n+1. Nici acest latch nu poate fi folosit în aplicatii în care poate apare combinatia S = R = 1. Tabel de functionare pentru latch-ul SR, cazul EN = 1 Tabelul 4.2. ns nr n+1q Comentarii 0 0 nq nici o modificare Q sters Q setat 1 1 combinatie interzisa conduce la 1== QQ Metode de generare a semnalului de tact activ pe front Datorita performantelor dinamice superioare si a comoditatii utilizarii, în sistemele sincrone moderne se 62

63 folosesc cu precadere bistabile actionate pe front. Acest tip de comutare foloseste doua scheme simple de detectoare de fronturi, una pentru fontul crescator si alta pentru frontul descrescator. Desi impulsul generat are o latime mica, tipic de durata egala cu timpul de propagare, impulsurile generate intern CLKi+ si CLKisunt suficiente pentru a declansa circuitele comandate Particularitati dinamice cu privire la utilizarea bistabilelor comutate pe front Pentru functionarea corecta a bistabilelor D si JK comutate pe front este necesara respectarea a doua intervale de timp care se numesc: -timpul de (pre)stabilire (setup time)-t su -timpul de mentinere (hold time)-t h. t su -este intervalul (durata minima) dintre momentul atingerii unei valori stabile a nivelului logic la intrarea de date si momentul aplicarii frontului activ al impulsului de tact. t h -reprezinta durata minima în care valoarea stabila a nivelului aplicat la intrarea de date trebuie mentinuta dupa aparitia frontului activ a impulsului de tact. Pentru circuitele TTL uzuale, timpul de stabilire este cuprins între 5 si 50 ns, iar timpul de mentinere între 0 si 10 ns. Daca nu se respecta acesti timpi, functionarea bistabilului este imprevizibila dupa aplicarea frontului activ al impulsului de tact (pot apare oscilatii, comportari metastabile sau în caz fericit o stare stabila nedeterminata) Bistabilul SR comandat pe front 63

64 Descrierea functionarii Deoarece semnalul intern de tact CLKi+ este activ câteva nanosecunde, modificarea nivelului logic la S sau R poate afecta iesirea Q doar scurt timp înainte si dupa de frontul crescator al semnalului de tact CLK aceasta comportare determina comanda pe front a bistabilului. Simbolul acestui bistabil este dat în figura 4.10 dreapta Tema 1 Pentru secventa de impulsuri prezentata mai jos, se cere sa se deseneze variatia iesirii Q pentru un latch SR. 2 Pentru aceeasi secventa de impulsuri, se înlocuieste EN cu CLK -se cere sa se deseneze variatia iesirii Q pentru un bistabil SR. 3 Explicati diferenta dintre comportari Bistabilul SR Master Slave Acest tip de bistabil nu elimina nedeterminarea pentru S n = R n = 1 asa cum se întâmpla în cazul bistabilului JK-MS. Structura sa este inspirata din cea a bistabilului JK MS, cu deosebirea ca nu exista doua bucle de reactie globala de la cele doua iesiri Q si /Q la intrare. Pentru realizarea acestui bistabil se pot folosi doua latch-uri SR cu intrare de comanda (figura 4.7). Acest bistabil îsi comuta iesirile pe frontul scazator al impulsului de tact. La aplicarea tactului, primul bistabil functioneaza dupa tabelul 4.2, iesirile (Q,Q M ) se pozitioneaza M dupa valorile din tabel. Informatia înmagazinata la începutul semnalului de tact si pe durata lui nu e transmisa bistabilului S deoarece CK este pe intervalul T i si bistabilul al II-lea Slave este zavorât. 64

65 Figura 4.17, Diagrame de semnal si reprezentare simbolica Circuite basculante bistabile de tip JK Bistabilul JK cu intrare de tact si restrictie temporala În continuare vom analiza o topologie pentru bistabilul JK derivata din cea a latch-ului RS si obtinuta prin adaugarea unei bucle de reactie de la iesiri la intrari, dar restrictionata sever temporal pentru o functionare corecta (durata impulsului de tact trebuie sa fie mai mica decât timpul de propagare prin bistabil: T i < t p = 2t psi NU ). Principalele deosebiri fata de latch-ul RS: -intrarile de date se noteaza cu J si K, litere fara o anumita semnificatie, dar adiacente în alfabet. -starea iesirilor portilor P 3 si P 4 depinde nu numai de intrarile de date ci si de starea latch-ului S R, circuitul fiind prevazut cu o reactie globala de la iesiri la cele doua porti din circuitul de intrare. -Sunt prevazute si doua intrari asincrone prioritare pentru stabilirea starii initiale /PR (Preset), /CLR (Clear). Functionarea: Reprezentarea tabelului de functionare se face analizând functionarea circuitului pentru fiecare combinatie a lui Jn, Kn si Qn Q = f (J, K,Q ) n+1 n nn În tabel se trece si /Qn pentru a facilita analiza functionarii. PR = CLR = 1 65

66 Functionaarea bistabilului JK din figura 4.15 pentru Ti <tp Tabelul 4.3. nj nk nq nq n+1q nq 0 1 nq Analiza se bazeaza pe faptul ca iesirea unei porti SI-NU din circuitul de intrare este pe 1 daca cel putin o intrare a sa este pe 0. Starea bistabilului /S-/R se poate modifica numai daca cel putin una dintre iesirile portilor P 3 si P 4 este 0. Pentru Jn= Kn = 0, aplicarea impulsului CLKn+1 nu modifica starea bistabilului JK. Se constata ca pentru Jn si Kn egale simultan cu 1 starea bistabilului este complementata la fiecare semnal de tact. Aceasta afirmatie, care presupune eliminarea nedeterminarii, nu e valabila decât în conditia în care durata impulsului de tact e mai mica decât un timp de propagare, t p reprezentând timpul de propagare de la oricare intrare la orice iesire: T i < t p, t p = 2t psi NU Neglijam durata fronturilor, dar nu si timpii de propagare. Daca iesirea Q a fost pe 0, dupa trecerea timpului tp, Q trece pe 1. Daca T i < t p atunci aceasta este starea finala a bistabilului. Daca Ti are însa o durata mai mare, atunci dupa scurgerea a înca unui tp, Q trece din nou în 0, si asa mai departe, pâna când CLK devine 0. În acest caz apar oscilatii la iesire si nu se poate preciza starea finala a bistabilului. Ecuatia caracteristica a bistabilului J-K, în ipoteza eliminarii nedeterminarii, în conformitate cu tabelul este: Q = f (J, K,Q ) n+1 n nn Q n+1 = J nk nq n + J n K nq n + J n K nq n + J n K n Q n 66

67 Q = JQ ( Kn + K )+ K nq ( Jn + J ) n+1 nn nnn În final, se obtine urmatoarea expresie pentru ecuatia caracteristica: Q n+1 = J n Q n + K nq n Bistabilul JK comandat pe front Bistabilul JK a fost creat din dorinta de a elimina nedeterminarea produsa la latch-ul si bistabilul SR de combinatia S = R = 1. În cazul bistabilului JK, combinatia J = K = 1 conduce la complementarea iesirii dupa prima tranzitie activa a semnalului de tact (toggle). Literele J si K folosite pentru notarea intrarilor nu au o semnificatie specifica, ele sunt doar alaturate în alfabet. Tabelul 4.4 J K n+1q Explicatie Q sters Q setat 0 0 nq (nici o modificare) 1 1 nq (complementare) Tabel de functionare pentru bistabilul JK comandat pe front 67

68 Figura Bistabil JK comandat pe front crescator schema simplificata. Efectul intrarilor asincrone prioritare Tabelul 4.5. S R Q Comentarii setare bistabil stergere bistabil 1 1 Q functionare normala, sincrona (nici un efect) 0 0 combinatie interzisa conduce la Q=/Q=1, apoi la nedeterminare Intrarile asincrone prioritare notate cu S si R care servesc la initializarea starii bistabilului înaintea sau în timpul functionarii secventiale. Asincrone nu exista nici o sincronizare între aceste semnale si impulsurile de tact, ele sunt prioritare -determina starea bistabilului, daca sunt active si nu intrarile J, K Aplicatie Bistabilul JK comandat pe front poate fi folosit pentru determinarea ordinii a doua semnale I1 si I2 (figura 4.23). 68

69 Bistabilul JK Master-Slave (JK MS) Si acest tip de bistabil asigura eliminarea nedeterminarii starii Qn+1 pentru combinatia Jn= Kn = 1. În acest scop reactia globala de la iesiri la intrari este întrerupta pe durata impulsului de tact. Din acest motiv, oscilatiile care apar la iesirea bistabilului JK prezentat anterior si care duc la o stare nedeterminata a lui Qn+1 nu vor mai avea loc. Comunicarea între sectiunea Master si cea Slave este dirijata de portile P 1 si P 2 prin intermediul semnalului de tact negat, CLK. Atât timp cât CLK = 1, rezulta CLK = 0, ceea ce împiedica transmiterea lui Q M si Q M la sectiunea Slave. Prin aceasta se întrerupe bucla de reactie globala iesire-intrare pe toata durata impulsului de tact, evitând aparitia oscilatiilor observate la bistabilul JK din figura 4.15 si asigurându-se o functionare corecta dupa tabel a ecuatiei bistabilului pentru orice durata a impulsului de tact. În momentul aparitiei impulsului de tact n + 1 se modifica starea Q n în conformitate cu tabelul de functionare, aceasta informatie nefiind transmisa spre iesire prin sectiunea Slave datorita inhibarii P 7 si P 8 de catre CLK pe durata impulsului de tact. Dupa terminarea palierului impulsului de tact, începând cu frontul sau scazator (crescator pe /CLK ) informatia Q se va transmite la iesirile Q (Q S ). Reprezentarea diagramelor de timp nu tine seama de tp. Functionarea decurge dupa tabelul 4.3. Ecuatia caracteristica este si în acest caz: Q n+1 = J n Q n + K nq n 69

70 4.3. Circuite basculante bistabile de tip D O larga utilizare o au bistabilele D (Delay) si T (Toggle). Aceste bistabile utilizeaza tot unul dintre tipurile de bistabile de baza vazute mai înainte. Numai ca bistabilele D si T sunt fortate sa functioneze doar într-o zona limitata a tabelelor de functionare ce corespunde bistabilelor SR respectiv JK. D Delay (sau Data) se pot realiza folosind bistabile SR sau bistabile JK de orice tip, ele functioneaza doar în zona tabelului de functionare S = /R, respectiv J = /K T Toggle îsi comuta iesirile la fiecare impuls aplicat, el functioneaza în zona J = K=1. Se pot realiza folosind bistabile JK-MS sau bistabile D transformate în bistabile T. Bistabile D, clasificare: -D-latch -bistabile D comutate pe frontul scazator al impulsului de tact. -bistabile D comutate pe frontul crescator al impulsului de tact Latch-ul D Latch-ul D este asemanator cu latch-ul SR care este utilizat pentru memorarea unui bit de informatie. Ca si în toate bistabilele D acest bistabil realizat din SR functioneaza cu restrictia ca S trebuie sa fie întotdeauna complementul lui R sau invers. 70

71 Figura 4.28 Latch D, schema electrica. Descrierea functionarii Pentru EN = 1, Q = D (latch-ul este transparent). La tranzitia 1 0 a intrarii EN, latch-ul zavoraste ultima valoare a lui D, memorând-o pâna când EN se modifica din nou. Tabelul 4.6. EN D Q* 0 0 antq 0 1 antq Functionarea latch-ului D În prezent se fabrica în tehnologie TTL: 74LS75 Latch cvadruplu, 74LS373 latch octal des folosit, 74LS573 idem 373 dar cu o dispunere mai avantajoasa a intrarilor si iesirilor Aplicatie: Registru de memorare cu latch-uri D Un latch D poate memora un bit de informatie, iar n latch-uri pot fi utilizate pentru memorarea unui cuvânt cu n biti într-un moment determinat prin aplicarea unui impuls scurt de tip STROBE la intrarile EN ale latch-urilor. Magistrala de date pe n biti: 71

72 Fiecare latch din figura de mai sus va memora un bit din magistrala de date în momentul în care LE la tranzitia 1 0 a semnalului LE Bistabilul D comutat pe frontul scazator al impulsului de tact Acest tip de bistabil se poate realiza: a. folosind fie un bistabil SR-MS, fie un bistabil JK-MS (figura 4.26) Figura Bistabil D comandat pe front scazator din SR MS si JK MS. b. folosind un latch D Reprezentarea simbolica este data în figura Descrierea functionarii Aplicatie: Conditionarea si sincronizarea semnalului de tact Echipamentele numerice sunt în general sincrone, în sensul ca diferitele semnalele interne variaza sincron în raport cu un semnal global de tact. Exista însa situatii în care trebuie prelucrate semnale externe asincrone, generate de exemplu de un operator uman. Defazajul temporal între aceste semnale si tactul sistemului este aleator, iar daca nu se iau masuri de sincronizare, conditionarea unui semnal sincron cu un semnal asincron 72

73 poate produce rezultate imprevizibile. Cazul cel mai frecvent de conditionare este cel prezentat în figura Operatorul uman actioneaza aleator asupra unui comutator ale carui oscilatii mecanice sunt eliminate asa cum s- a aratat de exemplu la Desi semnalul din punctul A este curat din punct de vedere al oscilatiilor, el este asincron fata de semnalul de tact, iar la iesirea portii SI se obtin si impulsuri incomplete. Rezolvarea problemei descrise anterior este data în figura Utilizând un bistabil D comandat pe front scazator, semnalul Q la iesirea acestuia este simultan sincronizat cu semnalul de tact si conditionat de intrarea A, astfel încât la iesirea Y se obtin doar impulsuri de tact complete Bistabile D comutate pe front crescator Varianta 1 Este realizat dintr-un latch D la care se adauga un detector de fronturi. Bistabilul D-latch este validat pe o durata scurta plasata imediat dupa frontul crescator al semnalului de tact. Reprezentarea simbolica este data în figura Tema. Reprezentati cronogramele pentru acest caz. Varianta 2 Foloseste 2 latch-uri D si 1 inversor: 73

74 Functionarea este ilustrata de diagramele de timp (se reprezinta D,CLK,CLK,Q M,Q S :) QS este determinat de CLK si QM tck t Figura Cronograme pentru functionarea circuitului din figura jos: Reprezentarile simbolice posibile pentru bistabilul D cu comutare pe front sunt prezentate în figura de mai Figura Bistabil D comandat pe front crescator sau scazator (stânga) si cu intrari asincrone prioritare /S, /R (dreapta). 74

75 Aplicatie: Extensie I/O pentru un microsistem cu bistabile D octale Descrierea schemei si a functionarii Aplicatie: Determinarea ordinii a doua semnale Sa se reproiecteze schema din figura 4.23 utilizând un bistabil D de tip 74LS Bistabilul de tip T Bistabilul T (toggle) se caracterizeaza prin faptul ca el este fortat sa functioneze doar în doua situatii ce corespund la doua linii ale tabelului 4.4; J = K = 1 nn J = K = 0 nn Intrarea T a unui astfel de bistabil se obtine prin interconectarea intrarilor J si K. Pentru realizarea bistabilului de tip T se folosesc numai bistabile JK-MS. Figura Bistabil T din JK. Figura Bistabil T -simbol. La functionarea secventiala: -daca T este permanent egal cu 1 Q n+1 = Q n ; -daca T este permanent egal cu 0 Q n+1 = Q n Ecuatia caracteristica se deduce din: Q n = J n Q n + K nq n Q n+1 = T n Q n + T nq n 75

76 nt n+1q 0 nq 1 nq Functionarea bistabilului T Tabelul 4.7 Daca T este permanent 1, Q n+1 = Q n, bistabilul basculeaza la fiecare impuls de tact si se poate folosi ca divizor de frecventa a impulsurilor de tact raportat la iesirea Q n f Q = f CK Aplicatie: Conversia bistabilelor D în T Modalitatile pe care le avem pentru a transforma un bistabil D în T sau invers. Cea mai frecvent utilizata este conversia D T impusa de necesitatea divizarii frecventei de tact cu 2. Secventa de realizare: Etapa II 76

77 Din tabel se obtine: D n = T nq n + T n Q n = T n Q n. CL este o în acest caz poarta SAU-EXCLUSIV. Exista situatii în care un astfel de bistabil trebuie sa functioneze permanent ca divizor de frecventa (T=1) si în consecinta nu avem nevoie de o intrare T. Schema rezultata din relatia anterioara. T = 1 D n = Q n urmatoarea schema: f Q = f CK 2 Figura Divizor de frecventa cu 2, un bistabil T particular, cu T =1. 77

78 Conversia T Conversia unui T care comuta pe frontul descrescator într-un D (care comuta pe frontul descrescator) se realizeaza similar (schema). Se foloseste acelasi tabel dar se deduce: T n = f (D n,q n ) T n = D n Q n + DnQ n = D n Q n Sinteza principalelor tipuri de bistabile Solutia este aceeasi: în loc de CL conectându-se un SAU-EXCLUSIV. Tabelul 4.8 Latch Comuta TTL CMOS Observatii Tip Ecuatia caracteristica Bistabil pe Tip n Tip n Palier, stari, porti SAU-NU Latch Palier, stari, porti SI-NU SR R QSQRSQ =++* = bistabil Palier cu intrare de comanda JK nnn K QJ QQ + = +1 D bistabil Bistabil Bistabil Bistabil Front MS front MS DQ* = Latch Palier nn DQ = +1 Bistabil Front bistabile JK bistabile JK T nnn T QT QQ + = +1 Bistabil 78

79 4.5. Aplicatii Generarea unui semnal de tact cu doua faze Este uneori necesara generarea unui semnal de tact cu mai multe faze. În figura 4.46 este ilustrat un asemenea caz, în care bistabilul JK comutat pe front crescator functioneaza ca divizor cu 2, iar iesirile sale sunt preluate de doua porti SI pentru a genera fazele Φa si Φb. Diagramele de semnal sunt reprezentate pentru cazul ideal, în care tp = 0. Realizând practic montajul sau simulându-l se constata însa o comportare complet diferita atât Φa cât si Φb prezinta o serie de impulsuri scurte (glitch). Explicatia acestei comportari se obtine studiind atent formele de unda din figura 4.48: tinând cont de timpul de propagare tp prin bistabilul JK, între CLK si Q pe de o parte, respectiv CLK si nq pe de alta parte vor aparea conditii de suprapunere pe 1 (race conditions) ceea ce conduce la comutarea falsa în 1 a iesirilor portilor U2A si U2B. Rezolvarea acestei situatii se poate face simplu, adaugând un inversor la intrarea de tact a bistabilului U1A, care va comuta pe frontul scazator al semnalului de tact CLK si în acest fel se elimina suprapunerea nedorita în 1 între tact si iesirile bistabilului (figura 4.50). 79

80 Schemele din figurile 4.47 si 4.49 au fost simulate în Circuit Maker în modul digital, în care toate circuitele se presupune ca au acelasi timp de propagare. O simulare mai precisa se obtine redesenând schema pentru modul analogic (figura 4.51). În acest caz se foloseste un bistabil JK comandat pe front scazator (74LS112) fata de bistabilul JK MS CMOS 4027 din figurile 4.47 si Prezenta si absenta inversorului U3A este realizata cu circuitul SAU-EXCLUSIV si a comutatorului K. Legatura de masa nu este uitata pe schema pentru simularea analogica SPICE este obligatorie prezenta a cel putin unei legaturi la masa, chiar daca în acest caz ea este aparent nefolosita. 80

81 Circuit de întârziere Realizarea unui circuit de întârziere cu un trigger Schmitt este extrem de simpla (figura 4.54). Generatorul Gen1 simuleaza iesirea unei porti TTL (V0L = 200 mv, V0H = 3,6 V). Pentru a evalua întârzierea, se scrie expresia tensiunii pe condensator în functie de timp: u C (t) = u C ( ) [u C (0) u C ( )] e RC t 81

82 Pentru încarcarea condensatorului, se particularizeaza u C (0) = V OL + I IL R si u C ( ) = V OH. Rezulta: Pentru exemplul din figura, VOL = 0.2 V, VOH = 3.6 V, IILR = 0,125 V, VPSUS = 1,9 V, adica t 1 = RC ln = 0.66 RC = 7,35 µs. t 1 este delimitat în simulare de cursorul b, pentru t 1 rezultând o valoare de 6 µs (figura 4.55). Pentru descarcarea condensatorului, se particularizeaza u C (0) = V OH si u C ( ) = V OL + I IL R. Rezulta: Pentru exemplul din figura, VOL = 0.2 V, VOH = 3.6 V, IILR = 0,125 V, VPJOS =1,1V,adicat 2= RC ln 4.38 = 1.48 RC = 16,59 µs. t 2 este delimitat în simulare de cursorul a, pentru t 2 rezultând o valoare de 18,61 µs (figura 4.55). 82

83 5. REGISTRE DE DEPLASARE 5.0. Introducere Un registru este format din mai multe bistabile si permite memorarea si / sau deplasarea informatiei la comanda impulsurilor de tact. Pentru realizarea registrelor se folosesc de obicei bistabile D. Clasificarea registrelor are în vedere urmatoarele criterii: -Deplasarea informatiei se poate face într-un singur sens sau în ambele sensuri. -Înscrierea informatiei în registru se poate face serial (bit dupa bit, toti bitii cuvântului de n biti) sau paralel (cei n biti se scriu simultan în registru). -Citirea registrului se poate face serial (bit dupa bit) sau paralel (toti bitii simultan). Exista urmatoarele tipuri fundamentale de registre (figura 5.1): SISO (Serial Input -Serial Output); -cu deplasare la dreapta a informatiei -SISO-SR (Shift Right); -cu deplasare la stânga a informatiei -SISO-SL (Shift Left); -bidirectionale; SIPO (Serial Input -Parallel Output); PISO (Parallel Input -Serial Output); PIPO (Parallel Input Parallel Output). În plus un registru conectat potrivit poate executa rotirea informatiei la dreapta (Rotate Right), respectiv la stânga (Rotate Left). Un registru care îndeplineste doua sau mai multe functii din cele patru de mai sus se numeste registru universal. În tehnologie TTL se fabrica urmatoarele tipuri de registre de deplasare: 74LS164, 74LS165, 74LS166, 74LS194, 74LS195, 74LS95, 74LS174, 74LS374, 74LS574, 74LS594, 74LS595, iar CMOS: 4006, 4014, 4015, 4021, 4031, 4035, 4042, 4076, 4094, 4517, 4731, (tabelul 3.5). 83

84 5.1. Registrul SISO Acest tip de registru respecta structura din figura 5.2, formata din n bistabile de tip D. Intrarea D a bistabilului k + 1 este conectata la iesirea Q a bistabilului k. O intrare asincrona activa pe 0 notata nmr (Master Reset) permite stergerea simultana a tuturor bistabilelor. Deplasarea informatiei se face de la intrare notata SIN (Serial Input sau DS Data Serial) spre iesire, notata SOUT (Serial Output) sau Qn-1 daca se iau în considerare cele n bistabile D ale registrului si primul se noteaza cu 0. Deplasarea informatiei se efectueaza de la stânga la dreapta. Bistabilele D utilizate comuta pe frontul scazator al semnalului de tact si pot fi de exemplu Master Slave realizate din doua latch-uri SR. Observatie: Daca nu s-ar folosi bistabile care comuta pe frontul scazator, ci latch-uri D cu validare, registrul nu ar functiona corect, deoarece latch-urile ar deveni transparente pe palierul semnalului de tact, iar pentru SIN = 1, la primul palier 1 logic al tactului toate iesirile Qi ar deveni 1 logic. Descrierea functionarii registrului SISO Pentru înscrierea informatiei în registru, în general nu este necesara în general initializarea prin MR = 0 deoarece pachetul de n biti ce va fi înscris va înlocui oricum informatia existenta anterior în registru. Operatia de scriere propriu-zisa se face cu MR =1, într-un numar de impulsuri de tact egal cu numarul de biti ai cuvântului înscris. Se aplica la intrarea SIN bitii Di3, Di2, Di1 si Di0 si cele 4 impulsuri de tact corespunzatoare. Functionarea poate fi exemplificata cu ajutorul tabelului 3.1, considerând ca date de intrare Di3 = 1, Di2 = 0, Di1 =1, Di0 = 1. Simbolul circuitului si diagramele de semnal sunt prezentate în figura 3.3. Citirea (seriala) se face folosind iesirea Qn-1 (DOUT). Registrul poate fi citit si paralel daca iesirile Q0,..., Qn-1 sunt accesibile la pinii circuitului integrat. Înscrierea registrului SISO de 4 biti Tact SIN 0Q 1Q 2Q 3Q nmr x (Di3) (Di2) (Di1) (Di0) Tabelul

85 Circuitul 4731B (figura 5.4) produs de firma Fairchild contine 4 registre SISO de 64 de biti, la care sunt accesibile doar intrarea SIN si iesirea Q63. Pentru registrul SISO din figura 5.5, diagramele de semnal prezinta principala aplicatie a acestui tip de registru întârzierea informatiei cu o durata egala cu perioada a n -1 semnale de tact (figura 5.6). Tema. În figura 5.5 desi bistabilele comuta pe frontul crescator al semnalului de tact, registrul functioneaza corect. De ce? 85

86 Registre bidirectionale 5.2. Registrul SIPO Arhitectura SIPO este asemanatoare cu SISO, cu deosebirea notabila ca iesirile Q ale tuturor celor n bistabile din registru sunt disponibile în exterior (figura 5.8). Pentru exemplificare vom studia un registru SIPO în tehnologie TTL de 8 biti, larg utilizat 74LS164 (figura 5.10). 86

87 Aplicatie 74LS164 numarator cu 8 stari 5.3. Registrul PISO Acest registru permite înscrierea paralela a celor n biti si deplasarea informatiei într-un singur sens. În figura 5.12 este prezentat un exemplu de registru PISO având n = 4 biti. Cele trei multiplexoare pe doi biti formate din porti SI-SAU permit înscrierea si deplasarea informatiei. Si în acest caz daca în locul bistabilelor D MS sau D active pe front s-ar utiliza latch-uri D cu intrare de validare, functionarea registrului nu ar mai fi corecta. Înscrierea (paralel): Presupunem ca dorim sa scriem cuvântul La intrarile Di3,..., Di0 se aplica paralel cuvântul dorit (1101). Pentru înscrierea efectiva SH/nLD = 0 si apoi se aplica un impuls de tact. Informatia prezenta la intrarile Di3,..., Di0 se va memora în bistabile si se va regasi la iesirile Q0,..., Q3. Doar Q3 este accesibil sub denumirea de SOUT (Serial Out). În acest caz nu este necesara o initializare pe 0 a bistabilelor registrului deoarece informatia înscrisa paralel va suprascrie oricum registrul. Pentru a obtine la 87

88 iesire informatia înscrisa paralel sunt necesare doar n 1 = 3 semnale de tact, deoarece la primul semnal de tact SOUT contine deja Di3 (figura 5.13). Deplasarea informatiei se realizeaza pentru SH/nLD = 1, câte un bit pentru fiecare impuls de tact. Circuitul din figura 5.12 poate fi modificat pentru a permite si intrarea seriala a datelor. În acest sens este adaugat un multiplexor suplimentar la intrarea primului bistabil si este prevazuta intrarea SIN (figura 5.14). Functionarea ca registru PISO este similara cu cea deja prezentata. Configurat ca registru SISO, informatia trebuie furnizata serial la SIN, bit cu bit, fiecare bit valid fiind urmat de o tranzitie activa JOS SUS a semnalului de tact (atentie! si în acest caz trebuie respectati timpii de stabilire si de mentinere specificati în catalog pentru registru) LS165 registru combinat de 8 biti cu încarcare paralel PISO, SISO 74LS165 este un registru combinat care permite deplasarea informatiei de la stânga la dreapta si înscriere seriala (functionare ca SISO) sau paralela (functionare ca PISO). Încarcarea paralel are loc pentru SH / LD = 0, iar deplasarea informatiei la dreapta pentru SH / LD =1. Mai sunt oferite ca facilitati suplimentarea un pin de inhibare a semnalului de tact (CLK INH), iar iesirea seriala este disponibila si negata ( Q7 si Q7 ). 88

89 5.4. Registrul PIPO Aplicatie. Utilizarea 74LS174 ca SISO Descrierea schemei Desi circuitul din figura 5.18 este aparent complicat, singurele legaturi sunt Di Qi-1, unde i = 1,...5. D0 este intrarea seriala de date (SIN), iar CP este notatia consacrata Circuit Maker pentru tact. 89

90 Diagramele de semnal 5.5. Registre de deplasare universale Permit înscrierea paralela si seriala a informatiei, citirea paralela si seriala si deplasarea în ambele sensuri. 74LS194 si 74LS195 sunt doua exemple de asemenea registre universale pe 4 biti. 74LS194 este un registru de deplasare universal organizat pe 4 biti. Circuitul dispune de intrari si iesiri paralel, intrari de deplasare dreapta si stânga, doua intrari de control al modului de operare si o intrare prioritara de stergere. Registrul permite 4 moduri de functionare: Încarcare paralel; Deplasare dreapta (în directia Q0Q3); Deplasare stânga (în directia Q0 Q3); Inhibare tact (asteptare). Functionarea registrului 74LS194 este prezentata în tabelul 5.2. Indiferent de modul de operare selectat, înainte de fiecare front crescator a semnalului de tact, informatia la intrarile de date paralel sau serie trebuie actualizata, respectând timpii de stabilire si de mentinere. Încarcarea paralel: pentru S0 = S1 = 1, aducând informatia la intrarile A, B, C, D, memorarea în registru se realizeaza pe frontul crescator al semnalului de tact; la iesirile QA, QB, QC si QD aceasta informatie este disponibila tot paralel dupa tp (maxim 35 ns în foaia de catalog). Pe durata încarcarii paralel, circulatia serie a informatiei este inhibata. Deplasarea la dreapta a informatiei prezente la intrarea SR (Shift Right Data Input) este realizata pentru fiecare front crescator al semnalului de tact, pentru S0 = 1 si S1 = 0. Deplasarea la stânga se realizeaza similar, pentru S0 = 0 si S1 = 1, iar intrarea seriala de date este în acest caz SL. Daca S0 = S1 = 0, tactul spre bistabilele registrului este inhibat si modul de operare selectat (Hold) nu presupune nici o modificare a informatiei memorate în registru. Pentru nclr = 0, Q0, Q1, Q2 si Q3 devin 0 (nclr este intrare asincrona prioritara). 90

91 Modurile de operare ale registrului 74LS194 S1 S0 Functia Explicatie 0 0 Hold Memorare (nici o modificare) 0 1 Shift Right Deplasare la dreapta Q0 Q3 1 0 Shift Left Deplasare la stânga Q0 Q3 1 1 Load Încarcare paralel Tabelul 5.2 L IN = intrarea pentru deplasarea spre stânga R IN = intrarea pentru deplasarea spre dreapta 91

92 5.6. Aplicatii ale registrelor de deplasare Conversia unui cuvânt binar serie într-un cuvânt paralel Registrul care se foloseste este SIPO: Când este adusa la 0 logic, intrarea nclr (nmr) determina stergerea tuturor iesirilor Qi, indiferent de starea semnalului de tact. În principiu nu este necesara initializarea continutului registrului, deoarece el se va suprascrie oricum dupa 8 impulsuri de tact. Secventa de înscriere a informatiei este D7, D6,..., D0 fiind necesare 8 impulsuri de tact pentru ca bitul 7 (cel mai semnificativ) sa ajunga la iesire pe pozitia corecta Q7. Ritmul în care sunt adusi bitii la SIN trebuie sa fie corelat cu secventa de aplicare a impulsurilor de tact (figura 5.24). Chiar daca intern bistabilele D din componenta registrului comuta pe frontul scazator al semnalului de tact, în registrele SIPO integrate semnalul de tact este inversat intern si de aceea semnalul de tact din figura 3.24 este activ pe frontul crescator. Trebuie remarcat ca fiecare dintre pinii Qi poate fi folosit si ca iesire seriala (circuitul se poate folosi si ca SISO1... SISO8). Conversia serie-paralel este utila pentru extinderea numarului de iesiri într-un sistem cu microcontroler, mai ales la un microcontroler cu numar redus de pini PIC16F84A de exemplu are 18 pini, dintre care 13 pini I/O care nu sunt întotdeauna suficienti pentru o anumita aplicatie. Schema din figura 5.25 utilizeaza 2 linii I/O pentru generarea semnalului de tact si date pentru SIPO8 (un 74LS164 de exemplu). Un al treilea pin I/O permite stergerea simultana a iesirilor Q7 Q0, dar de obicei aceasta facilitate nu este necesara. Secventa de încarcare a lui U2 este obtinuta prin repetarea de 8 ori a succesiunii: SIN (I/O2) = Di, CLK (I/O1) = 1, CLK (I/O1) = 0; primul bit înscris va fi bitul 7. Desi corecta principial, schema din figura 5.25 are o problema subtila: pe durata încarcarii seriale, iesirile Q[7-0] se modifica în conformitate cu informatia seriala deplasata în registru, producând zgomote nedorite în sistem. Presupunând pentru U1 un microcontroler modern cu o putere de calcul de 1 MIPS si durata executiei unei instructiuni de 1 µs, sunt necesare 3 µs pentru fiecare bit înscris, respectiv 24 µs pentru întregul cuvânt de 8 biti. 92

93 Daca la iesirile Q[7-0] sunt conectate niste LED-uri, ochiul nu va sesiza aceasta pâlpâire de 24 us; daca însa Q[7-0] comanda un DAC, un control al volumului într-un generator de functii sau într-un dispozitiv audio, zgomotele vor fi deranjante. Pentru a rezolva acest neajuns trebuie utilizate registre care ofera un etaj suplimentar de memorare cu strobare, de tip 74LS595 (figura 5.26). Tema. Câte linii I/O sunt necesare pentru comanda a 16 linii de iesire? Conversia unui cuvânt binar paralel într-un cuvânt serie Registrul folosit este PISO (figura 3.28): Optional poate exista si o intrare nclr (nmr), care nu este reprezentata. Pentru înscrierea datelor Di7,..., Di0 linia SH/nLD = 0 si se aplica un impuls de tact. Înscrierea propriu-zisa se face pe frontul crescator al semnalului de tact. Pentru citirea seriala a datelor (a cuvântului de n biti) se face SH/nLD = 1 si se aplica n-1 impulsuri de tact. Întreaga operatie de conversie necesita n perioade de tact, prima fiind destinata pentru încarcarea paralela, iar restul pentru citirea seriala (figura 5.27). 93

94 Conversia paralel-serie este utila pentru extinderea numarului de intrari într-un sistem cu microcontroler. Schema din figura 5.28 utilizeaza 3 linii I/O pentru generarea semnalului de tact (CLK), comanda (SH/nLD) si citire seriala (SOUT) pentru PISO8 (un 74LS165 de exemplu). Secventa de citire a lui U2 este obtinuta prin comanda înscrierii paralel a lui U2: SH/nLD (I/O2) = 0, CLK (I/O1) = 1, CLK (I/O1) = 0, citirea lui Di7 care este disponibil în acest moment la SOUT, facând SH/nLD (I/O2) = 1 si apoi prin repetarea de 7 ori a succesiunii: CLK (I/O1) = 1, CLK (I/O1) = 0; citire Di. Primul bit citit este Di7 iar ultimul Di0. Tema. În schema din figura 5.30 sa se utilizeze un 74LS597. De câte linii I/O este nevoie pentru citirea a 16 linii de intrare? 94

95 Realizarea unei întârzieri in transmiterea seriala a informatiei utilizând un registru de SISO Daca n este numarul de biti ai registrului, atunci întârzierea produsa este: ΔT =(n 1) TCLK unde T CLK este perioada semnalului de tact. Se utilizeaza doar intrarea si iesirea serie a registrului (SIN si SOUT). Trebuie sa existe o sincronizare intre bitii aplicati la intrare si impulsurile de tact CLK. Frontul crescator al semnalului de tact trebuie sa gaseasca bitul pe care îl înscrie având un nivel stabil Numaratorul în inel Aplicatia principala e generarea secventiala a unor semnale de comanda destinate comutarii succesive a unui numar n de circuite digitale. Numaratorul utilizeaza un registru combinat cu încarcare si citire paralel (PIPO), prevazut cu intrare si iesire seriala. Prin încarcare paralela registrul (numaratorul in inel) se initializeaza întotdeauna cu un cuvânt binar de n biti, un bit pe 1 logic, n 1 biti pe 0 logic. Iesirile paralele sunt necesare pentru a obtine n semnale de comanda, fara a mai fi necesar un decodificator. În schema din figura 5.30 se utilizeaza un registru universal 74LS194 cu S0 = 1 si intrarile D3 D2 D1 D0 = Succesiunea operatiilor: 1 initializarea se realizeaza pentru SH/nLD = 0, D3 D2 D1 D0 = 0001 si aplicând un impuls de tact. 2 Se comuta SH/nLD = 1 si se aplica impulsuri de tact un timp nedefinit (figura 5.30). Circuitul are un ciclu de functionare de n perioade de tact (în cazul din figura 5.30 sunt patru stari distincte). Dupa terminarea unui ciclu începe un alt ciclu identic la iesirile Q3 Q0. Urmarind oricare dintre iesirile Qi se constata ca circuitul se comporta ca un divizor de frecventa pentru frecventa tactului: 95

96 Trebuie remarcat ca nu exista situatie când doua iesiri sa fie pe 1 simultan Circuitul poate fi considerat numarator al impulsurilor de tact aplicate deoarece pentru fiecare impuls de tact dintr-un ciclu starea iesirilor Q3 Q0 este distincta, existând n stari distincte (în cazul nostru n = 4). Tabelul 5.3 Initializare ciclul complet de functionare cuprinde 4 impulsuri de tact Nr. tact Functionarea numaratorului în inel cu 74LS194 0Q 1Q 2Q 3Q Explicatie nmr = S1 S0 = 11 (încarcare paralel) (1) S1 S0 = 01 (deplasare dreapta) 96

97 Numaratorul în inel poate fi privit si ca un distribuitor secvential de impulsuri ce poate fi folosit la comanda secventiala a unor relee electromagnetice sau a unor elemente de executie actuatoare - (dispozitive sau circuite care atunci când sunt comandate efectueaza o anumita operatie). Q 0 = 1 conduce T 0 prin înfasurarea releului R0 se închide un curent la masa, releul R0 anclanseaza iar contactul K0 se închide. Toate celelalte relee sunt neanclansate si contactele acestora deschise. Astfel releele sunt anclansate si contactele acestora închise pe rând, ciclic, în succesiunea data de numaratorul în inel. Q 0 = 1 conduce T 0 prin înfasurarea releului R0 se închide un curent la masa, releul R0 anclanseaza iar contactul K0 se închide. Toate celelalte relee sunt neanclansate si contactele acestora deschise. Astfel releele sunt anclansate si contactele acestora închise pe rând, ciclic, în succesiunea data de numaratorul în inel. Dioda D este necesara pentru taierea tensiunii de autoinductie care apare la bornele înfasurarii releului, cu polaritatea din figura 5.33, in momentul blocarii tranzistorului. Daca nu ar exista dioda de descarcare a energiei electromagnetice înmagazinate in înfasurarea releului pe timpul conductiei tranzistorului, tensiunea aplicata între drena si sursa tranzistorului ar fi: di d U DS = U d + L 0 -L este inductanta înfasurarii releului. Aceasta tensiune ar putea atinge valori ridicate ce ar conduce la distrugerea tranzistorului. Prevenirea acestui fenomen se face prin conectarea diodei D în paralel cu înfasurarea releului, cu anodul în drena tranzistorului. Releele pot fi înlocuite cu alte actuatoare (elemente de executie) sau chiar cu înfasurarile unui motor pas cu pas. dt Numaratorul Johnson La aceasta varianta se utilizeaza un registru mai simplu (intrare serie, iesire paralel, SIPO). Initializarea numaratorului se face prin aplicarea unui impuls de stergere. Numarul de stari distincte ale circuitului în cazul unui ciclu complet de functionare nu mai este n ci este 2n. 97

98 Descrierea functionarii: 1 Initializarea se realizeaza aplicând un semnal de stergere nmr = 0, care determina Q3 Q2 Q1 Q0 = În continuare se aplica impulsuri de tact pe o perioada cît se doreste functionarea circuitului. Functionarea numaratorului Johnson pentru n = 4 biti Tabelul 5.4 ciclul complet defunctionare cuprinde8 impulsuri de tact Nr. tact 3Q 2Q 1Q 0Q Initializare Din tabelul 5.4 si figura 5.34 se observa ca pentru orice iesire Qi, T Qi = 2n T CLK, respectiv f Qi = f CLK. 2n Circuitul functioneaza ca divizor de frecventa cu 2n. În cadrul unui ciclu circuitul functioneaza ca numarator pâna la 2n, m = 2n si m = numarul starilor distincte ale circuitului, in cadrul ciclului de functionare m purtând si denumirea de modulul numaratorului în inel. Este posibila numararea impulsurilor de tact deoarece fiecarui impuls de tact îi corespunde un cod binar, urmarind valorile de la iesirile Q. Astfel de circuite pot fi utilizate pentru comanda succesiva întretesuta a n elemente actuatoare. În figura 5.35 este prezentata realizarea practica a unui numarator Johnson pe 8 biti si diagramele de semnal aferente. 98

99 Memoriile FIFO si LIFO Sunt memorii temporare organizate pe n cuvinte binare de cate b biti compuse din b registre de deplasare seriale SISO de cate n biti fiecare. FIFO First In First Out (primul cuvânt scris este primul citit). LIFO -Last In First Out (ultimul cuvânt scris este primul citit). In functie de memorie deplasarea poate fi intr-un sens sau in ambele sensuri. In cazul in care deplasarea are loc in ambele sensuri, registrul trebuie prevazut cu o intrare care sa indice sensul de deplasare. Memoria FIFO Daca se doreste memorarea a n cuvinte de b biti trebuie utilizate b registre de deplasare, fiecare registru fiind format din n bistabile. În acest caz informatia se deplaseaza într-un singur sens de la stânga la dreapta. Înscrierea informatiei se face paralel, la fel si citirea. Primul cuvânt citit este primul cuvânt scris în memorie. Citirea (dar simultan si înscrierea) se realizeaza pe frontul crescator al impulsurilor de tact. Înscrierea cuvintelor binare de b biti in memorie se face in paralel pe cele b intrari seriale prin aplicarea a cate unui impuls de tact si deplasarea acestora spre dreapta. Citirea se face tot paralel pe cele b iesiri seriale aplicând in continuare impulsuri de tact. Memorie este plina atunci când s-au înscris toate cele n cuvinte binare de cate b biti. Dupa umplerea complecta a memoriei primul cuvânt citit este primul cuvânt înscris in memorie. In procesul de citire informatia se deplaseaza in continuare spre dreapta cu fiecare impuls de tact aplicat. Prin citire, informatia se pierde! Acest tip de memorie poate fi utilizat la gestionarea adreselor altor memorii pe durata întreruperilor unui sistem cu microprocesor. 99

100 Memoria LIFO Pentru aceasta memorie este necesar un registru SISO bidirectional. In acest caz registrele au o linie R / L care specifica sensul deplasarii. Înscrierea cuvintelor se face ca si la memoria FIFO, prin deplasarea spre dreapta a datelor R / L 1iar citirea se face prin deplasarea in sens invers (spre stânga) a acestora R / L 0. Astfel ultimul cuvânt înscris este si primul citit. Iesirile de date sunt reprezentate de iesirile Q n 1 ale fiecarui registru. Memoria LIFO se utilizeaza ca memorie stiva in sistemele cu microprocesoare. Tabelul 5.5 Sinteza principalelor tipuri de registre Comuta TTL CMOS Tip registru pe Observatii, comentarii Cod n Cod n configurabil 2x4,5,8,9 sau 1x10, 12, 13, 14, 16, 17, 18 SISO Front registru în capsula 2 registre în capsula, prize la 16, , 48 si registre în capsula SIPO Front registre de 4 biti într-o capsula stari PIPO Front idem 374, alta dispunere pini Latch D cu controlul polaritatii tactului stari PISO Front intrari J nk PISO, SISO intrari J nk SISO, PIPO, 2 intrari de tact SISO, PIPO, 2 intrari de tact, 3 stari Combinate Front PIPO, SIPO, PISO PISO, SISO PISO, SISO PIPO, SISO bidirectional, J nk SISO, SIPO, 3 stari Front Universale Front Front stari 100

101 6. NUMARATOARE 6.0. Introducere Numaratoarele sunt circuite care evolueaza periodic (ciclic) între anumite stari. Numarul starilor distincte dintr-un ciclu se numeste modulul numaratorului si se noteaza cu m. Numaratoarele în inel sau Johnson, realizate cu registre de deplasare formate din bistabile D, studiate anterior aveau modulul m = n respectiv m =2n; (n era numarul de bistabile a registrului). În acest caz m 2 n. Se pune problema obtinerii cu acelasi numar de bistabile n a unui numar cât mai mare de stari distincte în cadrul unui ciclu, adica a maririi modulului m. Numarul n de bistabile necesare pentru realizarea unui numarator modulo m este n log2 m Clasificarea numaratoarelor 1. Dupa modul de aplicare a impulsurilor de tact -asincrone tactul se aplica numai bistabilului celui mai putin semnificativ, urmatoarele bistabile au semnalul de tact provenit de la iesirea Q sau /Q a bistabilului precedent; -sincrone impulsul de tact se aplica simultan tuturor bistabilelor. 2 Dupa modul -Binare m =2 n ; -Zecimale sau decadice m = 10; -Modulo p 2 n. 3 Dupa sensul de numarare -directe acestea numara într-un singur sens in sens direct adica crescator; -inverse -acestea numara in sens descrescator -reversibile -numara în ambele sensuri adica atât în sens direct cât si în sens invers. Un numarator care evolueaza ciclic prin exact 10 stari se numeste zecimal sau decadic. Daca cele 10 stari sunt 0, 1, 2,..., 9 atunci el se mai numeste numarator BCD (Binary Coded Decimal). Bistabilele utilizate în constructia numaratoarelor sunt de tip T realizate de obicei din bistabile JK sau D- MS, cu T = 1 permanent sau uneori cu validarea accesibila în exterior. Initializarea numaratorului se face de obicei prin intermediul semnalului de stergere (Reset sau Master Reset), activ SUS sau JOS (nmr). Stergerea se poate face asincron, daca survine independent de starea semnalului de tact si de îndata ce semnalul MR este activ sau sincron, în care stergerea se face numai dupa frontul activ al semnalului de tact (crescator sau descrescator). Anumite numaratoare poate fi initializate în orice stare daca sunt prevazut cu posibilitatea încarcarii paralel, folosind o linie aditionala notata LD (LOAD), activa SUS sau JOS (nld). Încarcarea se poate face asincron, daca survine îndata ce semnalul LD este activ sau sincron, în care încarcarea se face numai dupa frontul activ al semnalului de tact (crescator sau descrescator). 101

102 6.2. Numaratoare asincrone Numaratorul asincron binar direct Pentru n = 4 bistabile numarul starilor distincte (modulul numaratorului) binar este m = 2 4 = 16. Impulsurile de tact se aplica primului bistabil, urmatoarele bistabile având fiecare ca semnal de tact iesirea Q a bistabilului anterior. Bistabilele functioneaza în regim de divizor de frecventa. Divizarea frecventei de tact depinde de pozitia în numarator a bistabilului la iesirea caruia se culege semnalul. In figura 6.2 s-a reprezentat un ciclu complet de functionare si partial începutul celui de-al doilea ciclu. Iesirile numaratorului evolueaza în sens crescator (direct), cu fiecare impuls de tact aplicat valoarea la iesire creste cu o unitate. Numaratorul prezentat este modulo 16 (are 4 bistabile). Cel de-al 16-lea impuls de tact încheie ciclul, el aducând numaratorul pe zero. Cel de-al 17-lea este primul impuls de tact din cel de-al doilea ciclu. La un moment dat codul binar de iesire corespunde numarului de impulsuri de tact aplicate în ciclul respectiv, in aceasta constând practic functia de numarare. Citind iesirile dupa cel de-al 11-lea impuls de tact, rezulta Q3Q2Q1Q0 = 1011, care este tocmai corespondentul în binar al numarului zecimal 11. Pentru extinderea capacitatii de numarare se pot conecta mai multe numaratoare în cascada prin conectarea iesirii Q3 la intrarea de tact a urmatorului numarator. 102

103 Numaratorul asincron binar invers În anumite aplicatii este necesara utilizarea unor numaratoare care sa poata numara si în sens invers, adica numaratorul sa îsi micsoreze continutul cu câte o unitate la fiecare impuls de tact. În acest scop semnalul de tact a bistabilului urmator nu se mai culege de la iesirea Q a bistabilului anterior, ci de la iesirea nq. Când Q trece din 1 în 0, nq trece din 0 în 1, (bistabilul urmator nu comuta), dar când Q trece din 0 în 1, nq trece din 1 în 0 si determina comutarea bistabilului urmator. Acest lucru poate fi verificat în tabelul 6.1. Tabelul 6.1 Functionarea (partiala) a numaratorului binar asincron invers Tactul Q3 Q2 Q1 Q0 Corespondent zecimal Valoare initiala

104 Tema. Sa se analizeze functionarea numaratoarelor din figurile 6.5 si Numaratorul asincron binar reversibil Numaratorul reversibil (figura 6.7) poate efectua atât operatia de numarare în sens direct (în sus) cât si în sens invers (în jos). Determinarea sensului de numarare se stabileste printr-o linie suplimentara de sens notata de obicei U/nD (UP/nDOWN). Bistabilele folosite sunt de tip T realizate din JK sau D- MS. -daca U/nD = 1 se conecteaza Qk? CLKk+1, numarare în sens direct; -daca U/nD = 0 se conecteaza /Qk? CLKk+1, numarare în sens invers. 104

105 Numaratoare asincrone zecimale Numaratorul zecimal din figura 6.8 este des întâlnit în aplicatiile practice. El se bazeaza pe structura numaratorului asincron binar din figura 6.1 la care se adauga un circuit de decodificare a starii 10, format dintr-o poarta SI-NU. Când numaratorul ajunge în starea 10, iesirea portii SI-NU trece în 0 logic, determinând trecerea numaratorului în starea 0, dupa care ciclul de functionare se repeta Numaratoare asincrone disponibile pe piata Cele mai utilizate numaratoare asincrone în tehnologie TTL sunt 74LS93 (binare direct) si 74LS90 (zecimal direct). Ele sunt dublate de variantele ulterioare 74LS293 si 74LS290 la care alimentarea se face la pinii 8 (GND) si 16 (VCC), deoarece la 74LS93 respectiv 74LS290 pinii de alimentare erau plasati neobisnuit (pinul 10 GND, pinul 5 VCC). Varianta 74LS390 contine echivalentul a 2 numaratoare 74LS290 într-o singura capsula, iar 74LS393 contine echivalentul a doua 74LS293 într-o singura capsula. În tehnologie CMOS sunt disponibile mai multe numaratoare asincrone, de exemplu 4020, 4040, 4060 (tabelul 4.x) Sinteza numaratoarelor asincrone modulo p n 2 Exista aplicatii în care modulul numaratorului nu mai este o putere întreaga a lui 2 (m?2 n unde n natural). Modulul unui astfel de numarator se va nota cu p. Pentru un ceas electronic, p poate fi egal cu 7, 12, 24, 38, 29, 30, 31, 365, 366 etc. Se pot realiza astfel de numaratoare modulo p, cu p = m plecând de la numaratoare binare asincrone cu m =2 n, transformarea efectuându-se prin scurtarea ciclului de functionare a numaratorului la p stari, cu p = m. Modul în care se determina structura unui astfel de numarator este ilustrat în exemplul urmator. Fie un numarator asincron direct (în sens crescator) cu p = 51. Numarul minim de bistabile necesar n se determina din conditia: 2 n -1 < p <2 n, adica 2 n -1 < 51 <2 n, îndeplinita în conditiile exemplului considerat pentru n =6 (32 < 51 < 64). Functionarea numaratorului cu p = 51 implica practic resetarea acestuia în cadrul unui ciclu dupa aplicarea 105

106 celui de al 51-lea impuls de tact. Acest lucru este posibil prin identificarea starii 51 cu ajutorul unui circuit decodificator, care în cel mai simplu caz poate fi o poarta SI-NU si stergerea numaratorului prin activarea liniei nclr. În figura 6.10 este prezentata schema numaratorului modulo 51 care functioneaza pe acest principiu. Resetarea numaratorului trebuie sa se produca în momentul în care numaratorul ajunge în starea p = 51. Modulul p = 51 se poate scrie în binar sub forma: p =51= 1*32+1*16+0*8+0*4+1*2+1*1 adica: Q5 Q4 Q3 Q2 Q1 Q Determinarea acestei stari se face utilizând o poarta SI-NU cu 4 intrari la care sunt conectate o parte din iesirile numaratorului, respectiv Q5 Q4 Q1 si Q0 care sunt pe 1 logic pentru prima data într-un ciclu de numarare pentru starea 51. În urma activarii liniei /CLR în care iesirea portii SI-NU este 0 logic, aceasta stare se va transforma în starea (starea initiala). Astfel numarul starilor distinct ale numaratorului este redus de la 64 (corespunzatoare modulului m= 2 6 ) la p = 51. În structura prezentata schema nu prezinta o functionare sigura datorita dispersiei timpilor de propagare tpclr Q. Bistabilul cu timpul de propagare cel mai redus se reseteaza primul, iesirea Q corespunzatoare care este legata la una din intrarile portii SI-NU trece pe zero. Iesirea portii SI-NU trece în 1 logic întrerupând astfel procesul de stergere integrala a numaratorului (a bistabilelor care au mai ramas pe 1 logic). Pentru înlaturarea acestui neajuns este necesar un circuit de memorare a semnalului de stergere (nclr) pe o durata care sa fie mai mica decât perioada de repetitie a impulsului de tact, dar suficient de mare pentru initializarea sigura pe 0 a tuturor bistabilelor. Acest circuit se intercaleaza între X1 si X2 si are schema din figura Dupa cum se observa din schema, circuitul de memorare folosit este în acest caz un latch S-R. Iesirea portii SI-NU, X1 se afla pe 1 logic pâna când apare frontul scazator al celui de al 51-lea impuls de tact. În acest moment X1 trece în 0 logic, determina setarea bistabilului si punerea liniei X2 pe 0 logic. În acest moment începe procesul de stergere a numaratorului. Iesirea portii SI-NU, X1 va sta scurt timp pe 0 logic, mai exact pâna când una din iesirile Q5, Q4, Q1 sau Q0 trece pe 0 logic. Desi X1 este deja 1 logic, latch-ul memoreaza impulsul de stergere, mentinând în continuare linia X2 pe 0 logic pâna când apare frontul crescator al impulsului de tact, în care se produce resetarea bistabilului SR si trecerea iesirii X2 pe 1 logic. Se poate observa ca latimea noului 106

107 impuls de stergere X2 = /CLR este proportionala cu durata cât semnalul de tact, CLK, este pe 0 logic. Se presupune ca acest interval de timp este suficient de mare pentru stergerea (initializarea) tuturor bistabilelor din care este compus numaratorul. În caz contrar, factorul de umplere al semnalului de tact se alege astfel încât sa fie satisfacuta aceasta conditie. În figura 6.12 este prezentata schema electrica pentru un numarator asincron direct cu n = 5 bistabile, cu un ciclu de 32 de stari (S1 deschis), respectiv de 27 de stari (S1 închis). Cele doua inversoare din schema asociate bistabilului U1A simuleaza o stergere întârziata a respectivului bistabil -un tpclr Q mai mare decât la celelalte bistabile. Cu S2 se poate valida sau inhiba aceasta întârziere suplimentara. Figura 6.13.a. Numarator asincron direct modulo p = 27, functionare corecta(s1 închis, S2 spre dreapta). Figura 6.13.b. Numarator asincron direct modulo p = 27, functionare incorecta în secventa...26, 27+ stergere, 2, 3,... obtinuta pentru S1 închis si S2 spre stânga. 107

108 Determinarea frecventei maxime de operare pentru numaratoarele asincrone Principalul avantaj al numaratoarelor sincrone îl constituie simplitatea arhitecturii, aspect contrabalansat de dezavantajul major al unei frecvente maxime de operare reduse, datorata propagarii succesive a semnalului de tact. Întârzierea produsa de un bistabil este egala cu tpclr Q. Pentru stabilirea frecventei, maxime de operare trebuie tinut cont de cazul cel mai defavorabil în care comuta toate cele n bistabile, impulsul de tact urmator se putându-se aplica numai dupa stabilizarea efectului impulsului de tact anterior. Uzual starea stabila a numaratorului înaintea aplicarii unui nou impuls de tact trebuie sa dureze un interval de timp Δt necesar citirii starii numaratorului (decodificarea cuvântului de stare). Din aceste motive perioada minima de repetitie a tactului în cazul cel mai defavorabil este: T = n t +Δt CLK min P(CLK Q) unde n este numarul de bistabile din componenta numaratorului. În cazul în care intre iesirea Q a bistabilului anterior si intrarea CLK a bistabilului urmator exista circuite care produc întârzieri (de exemplu multiplexoare la numaratoarele reversibile), durata minima a impulsului de tact este: T CLKMax = n t p(clk Q) + (n 1)t pmux +Δt, iar frecventa maxima de functionare este: 108

109 Acest fenomen limiteaza frecventa maxima de tact la care poate functiona numaratoarele asincrone (de exemplu pentru circuitele 74LS90, 74LS93 fmax = 16 MHz, tipica pentru numaratoare asincrone ) NUMARATOARE SINCRONE Aceasta categorie de circuite asigura functionarea la frecvente mult mai mari decât în cazul numaratoarelor asincrone datorita aplicarii simultane a impulsului de tact la intrarile de tact ale tuturor bistabilelor Metode de generare a semnalului T În cadrul unui ciclu de functionare al numaratorului la trecerea dintr-o stare in alta in urma aplicarii impulsului de tact CK, unele bistabile trebuie sa basculeze, altele nu. Înseamna ca trebuie utilizate bistabile de tip T cu intrarea T accesibila (bistabilul JK MS la care J se leaga împreuna cu K si formeaza T ) pentru a permite ca înaintea aplicarii urmatorului impuls de tact sa se aplice la intrarea T a bistabilului ce trebuie sa basculeze (conform tabelului de functionare), nivelul 1 logic, iar la intrarea T a celorlalte nivelul 0 logic. Apare astfel necesitatea utilitarii unor circuite logice pentru generarea valorilor T ce corespund celor n bistabile folosite pentru ca functionarea numaratorului sa decurga in conformitate cu tabelul de functionare dorit. Procedura de determinare a structurii circuitului logic destinat generarii valorilor logice pentru intrarile T se va exemplifica pentru tabelul de functionare ce corespunde unui numarator binar sincron pe 4 biti. Procedura poate fi aplicata similar si unor numaratoare care functioneaza dupa alte tabele de functionare. Tabelul de functionare (este valabil atât pentru numaratoarele asincrone cat si pentru cele sincrone): Nr. tacte 3Q 2Q 1Q 0Q initializare (0) T 0 = 1 T 1 = Q 0 T 2 = Q 0 Q 1 = Q 1 T 1 T 3 = Q 0 Q 1 Q 2 = Q 2 T 2.. T n 1 = Q 0 Q 1... Q n 2 = T n 2 Q n 2 109

110 Din tabel se deduc urmatoarele: -bistabilul de rang 0 trebuie sa basculeze la fiecare impuls de tact, deci T0 = 1 în permanenta. -bistabilul de rang 1 basculeaza numai atunci când în starea de dinaintea aplicarii impulsului de tact Q0 = 1, deci T1= Q0. -bistabilul de rang 2 basculeaza numai atunci când în starea anterioara atât Q0 cât si Q1 sunt pe 1 adica: -bistabilul Q3 basculeaza numai atunci când anterior aplicarii impulsului de tact Q0, Q1 si Q2 sunt pe 1 deci T 3 = Q 0 Q 1 Q 2 = Q 2 T 2. În general se poate scrie: T n 1 = Q 0 Q 1... Q n 2 = T n 2 Q n 2 Revenind la numaratorul pe 4 biti, în functie de modul de scriere al valorilor T se disting doua metode de generare a acestora: -seriala în acest caz valorile lui T se obtin din valorile anterioare: -paralela la care valorile lui T se obtin direct din valorile lui Q: Generarea valorilor lui T pentru un numar de 4 biti prin metoda seriala: Figura Generarea semnalelor T0 T3 si T4 (Carry). Semnalul Carry se genereaza din semnalul T3 si Q3 si se aplica intrarii T0 a numaratorului urmator în cazul extinderii capacitatii de numarare. În cazul generarii seriale a valorilor T în cazul cel mai defavorabil, durata minima a impulsului de tact este data de: T CK min = t P(CK Q) +(n 2)t PSI +Δt. Dezavantaj: -tp mai mare decât in cazul generarii paralele a valorilor T Avantaje: -se utilizeaza numai porti SI cu doua intrari. În cazul generarii paralele a valorilor T, durata minima a impulsurilor de tact este: T = t + t +Δt. CK min P(CK Q) PSI Se observa ca tp este mai mic decât la numaratoarele asincrone cu acelasi numar de bistabile (frecventa de tact mai ridicata). Din acest motiv aceasta este varianta preferata la realizarea numaratoarelor în integrate. 110

111 Numaratorul sincron binar direct pe 4 biti Descrierea functionarii Schema unui numarator binar sincron pe 4 biti cu generarea paralela a semnalului T. Relatiile pentru generarea valorilor T sunt cele ce nu contin pe T anterior. Fiecare valoare T este generata doar pe baza valorilor Q pentru a scurta timpul de generare. Astfel întârzierea de generare este doar a 111

112 unei singure porti SI. Impulsurile de tact CK se aplica simultan la toate bistabilele. Exista de asemenea o intrare de initializare comuna /CLR pentru toate bistabilele. Numaratorul numara doar în sens direct (crescator), iar iesirea CARRY serveste pentru interconectarea numaratorului reprezentat cu un alt numarator identic pentru bitii superiori Q4...Q7 si se conecteaza la intrarea T0 care devine practic T4 al celui de al doilea numarator Numarator sincron reversibil Descrierea functionarii 112

113 Numarator sincron BCD Descrierea functionarii Numarator sincron presetabil Extinderea capacitatii de numarare Pe lânga legatura amintita trebuie interconectate si intrarile de tact si de stergere ca în figura urmatoare ce prezinta interconectarea a doua numaratoare sincrone pe 4 biti: 113

114 Decodificarea iesirii numaratoarelor 114

115 Sinteza numaratoarelor sincrone 6.4. DIVIZOARE DE FRECVENTA Orice numarator este în acelasi timp un divizor de frecventa, raportul de divizare fiind chiar modulul p al numaratorului. Cel mai simplu caz este cel cu divizare cu un raport fix, iar cel mai flexibil divizorul programabil de frecventa, la care raportul de divizare este specificat din exterior si se poate modifica oricând. Este important de aratat ca nu întotdeauna factorul de umplere la iesirea divizorului este ½, existând aplicatii în care acest aspect nu este deranjant. Daca se doreste un factor de umplere de exact ½ trebuie adaugata logica suplimentara, asa cum se va vedea în exemplele urmatoare. Daca raportul de divizare este un numar par, de exemplu 2 k, cea mai simpla metoda de a obtine un factor de umplere de ½ este de a diviza mai întâi cu k si apoi cu 2 (cu un bistabil D sau JK comandat pe front) Divizoare de frecventa cu un numar fix Divizoare programabile de frecventa Schema din figura 6.x utilizeaza un numarator asincron CMOS (4040) si doua comparatoare pe 4 biti pentru a specifica raportul de divizare. Numaratorul evolueaza direct, de la 0 pâna la valoarea prestabilita de [KPD2 :KPD1], moment în care cele doua comparatoare sesizeaza egalitatea si activeaza semnalul de stergere MR. Adaugând un al treilea comparator se obtine în acelasi mod un divizor programabil de frecventa pe 12 biti. Schema prezentata este una care functioneaza foarte bine în regim de simulare digitala, dar nu în realitate deoarece foloseste circuite CMOS si TTL LS în acelasi montaj. Pentru a rezolva acest neajuns, cel mai bine este sa se foloseasca variantele HC sau HCT ale circuitelor prezentate: 74HCT4040 si 74HCT85, caz în care schema nu va mai prezenta nici un neajuns. Întrebari: Indicati potentialele probleme ale schemei din figura 6.x. 115

116 Al doilea exemplu de divizor programabil utilizeaza doua numaratoare sincrone configurate sa evolueze în sens invers (U1 si U2) si un latch RS de memorare a impulsului de stergere, asa cum a fost prezentat în figura Functionarea divizorului este simpla: [KPD2:KPD1] specifica raportul de divizare, numararea se face în sens descrescator de la p spre 0, starea 0 determinând stergerea latch-ului RS si încarcarea numaratoarelor cu p. Diagramele de semnal (figura 4.x) indica o divizare initiala cu 5, urmata de schimbarea raportului si o divizare cu

117 Cel de-al treilea exemplu de divizor programabil de frecventa este si cel mai versatil: utilizând doua numaratoare CMOS 4029 si încarcarea comandata de o poarta SAU-NU cu un numar de intrari egal cu numarul de circuite 4029 utilizate, circuitul ofera: -numarare în sens crescator, de la p la 255 (U/nD = 1); -numarare în sens descresator, de la p la 0 (U/nD = 0); -numarare binara (B/nD = 1); -numarare zecimala (B/nD = 0). Întrebare: Specificati unde se afla iesirea divizorului din figura 6.x si forma semnalului divizat. 117

118 6.5. APLICATIILE NUMARATOARELOR Sinteza principalelor tipuri de numaratoare Tabelul 6.x Tip numarator Front Reset Load TTL CMOS Cod n Cod n Observatii, comentarii A, H - 74LS293 4 Asincron A, H - 74LS x 74LS293 într-o capsula binar A, H Disponibile iesirile Q0, Q3-Q13 direct A, H Disponibile toate iesirile Q0-Q11 A, H Iesiri Q3-13, oscilator intern, RC - extern Asincron 74LS290 4 Zecimal, reset activ SUS BCD 74LS x 74LS293 într-o capsula direct A, L S, L 74LS161 4 Sincron S, L S, L 74LS163 4 binar A, H A,H direct sau A, H numaratoare într-o capsula Sincron BCD direct Universale sau A, L S, L A, H A, H S, L S, L A, H - 74LS160 74LS numaratoare într-o capsula - A, L Reversibil, BDC / binar, fara stergere 118

119 7. MEMORII SEMICONDUCTOARE 7.0. Introducere Sunt circuite integrate care au ca scop stocarea informatiei sub forma binara. Memoriile reprezinta categoria de circuite integrate cu cea mai mare raspândire si vânzare în lume în prezent. Ele se gasesc sub forma distincta sau intra în componenta altor circuite integrate cum ar fi microprocesoare, microcontrolere, FPGA, circuite de telecomunicatii, etc Clasificarea memoriilor Traditional se deosebesc doua categorii largi de memorii: -memorii care pot fi doar citite, denumite ROM (Read Only Memory); -memorii care pot fi si scrise si citite, denumite RAM (Random Access Memory). În functionare normala, memoriile ROM se pot doar citi. Înscrierea informatiei într-o astfel de memorie se realizeaza într-o etapa anterioara utilizarii ei printr-o procedura numita programare (programming sau mai corect burning). Memoriile RAM ar trebui denumita corect RWM (Read Write Memory) deoarece se pot citi si scrie în orice moment si la orice adresa, ele fiind memorii la care accesul poate fi aleator. Din punct de vedere al tehnologiei de fabricatie exista memorii cu tranzistoare bipolare, MOS, CMOS respectiv BiCMOS. Memoriile volatile îsi pierd continutul la deconectarea alimentarii, pe când memoriile nevolatile îsi mentin informatia stocata si fara prezenta tensiunii de alimentare. În general memoriile ROM sunt nevolatile, iar cele RAM sunt volatile. În functie de organizarea magistralei de date, deosebim memorii paralel si seriale. În prezent se fabrica memorii seriale EEPROM si SRAM. În functie de modul de utilizare: -memorii de program. -memorii de date. În general memoriile ROM sunt folosite pentru stocarea programelor iar memoriile RAM a datelor. Clasificarea în memorii RAM si ROM mai are în prezent doar o semnificatie academica, deoarece memoriile EEPROM si Flash pot fi citite si scrise în functionare normala la orice adresa (comportament de RAM), iar memoriile SRAM nevolatile (NV SRAM) stocheaza informatia peste 10 ani fara alimentare externa (comportament de ROM). Câteva caracteristici importante ale principalelor tipuri de memorii produse în prezent sunt prezentate comparativ în tabelul 5.1. Reprogramabilitatea si posibilitatea de programare în montaj sunt specifice doar unor tipuri de memorii ROM, de aceea câmpurile aferente lor au fost hasurate în cazul memoriilor RAM. O memorie ideala se caracterizeaza prin capacitate ridicata de stocare (si implicit densitate mare de integrare), timp de acces redus, programabilitate în circuit, informatie nevolatila, consum de curent scazut si cost redus. Categoriile de memorii din tabelul 7.1 au doua sau mai multe avantaje din cele de mai sus singura care le îndeplineste pe toate fiind însa memoria Flash. 119

120 Comparatie între caracteristicile diverselor tipuri de memorii Tabelul 7.1 Tipul Celula elementara Programare Capacitate Volatila Reprogramabila memoriei cu 1 tranzistor în montaj ROM Mare NU DA NU NU PROM Mica NU DA NU NU EPROM Medie NU DA DA NU OTP Medie NU DA NU NU EEPROM Medie NU NU DA DA Flash Mare NU DA DA DA NV RAM Medie NU NU SRAM Mare DA NU DRAM Foarte mare DA DA 7.2. Unitati de masura a informatiei Bitul este cea mai mica unitate de masura a informatiei. Un bit este prin definitie masura cantitatii de informatie necesara eliminarii nedeterminarii la aruncarea cu banul. În algebra booleana un bit poate memora un 0 sau un 1. Multiplii bitului (notat cu b) sunt kilobitul, megabitul, gibabitul si terabitul: 1kb =2 10 b=1024b 1 Mb = 2 20 b = 1024 kb = b 1 Gb = 2 30 b =1024 Mb = b 1 Tb = 2 40 b = 1024 Gb = b În echipamentele numerice informatia este organizata fizic si logic. Prin organizare fizica se întelege modul de stocare propriu memoriei semiconductoare, iar prin organizare logica modul de organizare a informatiei în echipament. Cele doua marimi nu sunt neaparat egale. Exista memorii integrate cu organizare multipla de obicei pe 8 sau 16 biti (memoria din figura 7.1 are o capacitate de 64 de biti si se poate organiza în 64 de cuvinte de 1 bit, 16 cuvinte de 4 biti sau 8 cuvinte de 8 biti). Marimea logica care caracterizeaza latimea unei adrese de memorie adresata unic se numeste cuvânt. Cuvântul are o latime de unul sau mai multi octeti (1, 2, 4 sau 8). Mai multe locatii de memorie de la adrese succesive formeaza o pagina de memorie. O pagina de memorie poate avea 2 kb sau mai mult. În circuitele de memorie, informatia este organizata fizic pe 1 bit, 4 biti, 8 biti, 16 biti sau 32 de biti. O locatie de memorie de 8 biti se mai numeste octet (byte), iar una de 4 biti o jumatate de octet sau nibble. Octetul (notat o sau B) are aceeasi multipli ca si bitul kb, MB, GB, TB. 120

121 7.3. Parametrii memoriei Timpul de acces este cel mai important parametru dinamic al unei memorii si reprezinta durata dintre momentul adresarii memoriei pâna la momentul în care la iesirea de date devine disponibila informatia accesata. Timpul de acces este cuprins între câteva ns la cele mai rapide memorii SRAM la câteva sute de ns la cele mai lente memorii EPROM. Capacitatea memoriei (exprimata de obicei în multipli de biti sau de octeti) este C = m k unde: m = numarul de cuvinte distincte ce pot fi adresate; k = numarul de biti ce corespund fiecarui cuvânt memorat Functionarea unei memorii Selectia unui cuvânt din memorie se poate face liniar, utilizând un singur decodificator sau prin coincidenta, utilizând doua decodificatoare unul pentru linii si altul pentru coloane (figura 7.2). Selectia prin coincidenta este singura utilizata la memoriile de capacitate mare. De exemplu în cazul unei memorii avânt o capacitate de 1 Mcuvânt, sunt necesare 20 de linii de adresa, iar utilizarea unui singur DCD ar presupune ca acesta sa aiba linii de iesire, pe când utilizarea a doua DCD, fiecare cu 10 intrari, reduce numarul de linii de iesire pentru fiecare DCD la În figura 7.2 matricea de memorare este presupusa bidirectionala, la selectia prin coincidenta cuvântul având o latime de 1 bit. În cazul des întâlnit în practica de cuvinte pe 4, 8 sau 16 biti modelul matricii de memorare bidirectional nu mai satisface si se utilizeaza un model tridimensional (figura 7.2) Memorii ROM Exista mai multe variante constructive pentru memoriile ROM (figura 7.3). Memoriile ROM cu programare prin masca se refera la memorii programate la producator, caz în care informatia se scrie la locul fabricatiei si nu poate fi modificata ulterior de utilizator. Continutul memoriei este conform cu dorintele utilizatorului. Aceste memorii sunt ieftine, dar se produc doar la comenzi ridicate (peste de bucati). Memoriile PROM (Programmable ROM) pot fi programate la utilizator, dar o singura data (informatia scrisa nu mai poate fi rescrisa). Memoriile EPROM (Erasable PROM) sunt reprogramabile electric de catre utilizator. Circuitele EPROM se sterg prin expunere la radiatii ultraviolete, permitând apoi o noua înscriere. Memoriile OTP (One Time Programmable) sunt o varianta a circuitelor EPROM încapsulate în plastic fara fereastra de cuart. Acestea se pot programa o singura data, fiind însa mai ieftine decât omoloagele EPROM. 121

122 Memoriile EEPROM (Electrically Erasable PROM) asigura utilizatorului posibilitatea programarii si stergerii electrice în circuitul final, fara a fi nevoie de expunerea structurii la radiatii ultraviolete. Memoriile FLASH sunt o varianta de EEPROM la care procesul de stergere este foarte scurt (câteva microsecunde) fata de zeci de ms la EEPROM, respectiv zeci de minute la expunere la radiatii ultraviolete la EPROM). Memoriile ROM programabile prin masca si cele PROM s-au produs si cu tranzistoare bipolare; aceste tipuri nu se mai utilizeaza în proiectele moderne. Memoriile EPROM, OTPROM, EEPROM sunt fabricate în tehnologie NMOS si mai ales CMOS Schema bloc a unei memorii ROM Se pot imagina mai multe arhitecturi didactice pentru a putea explica si întelege functionarea unei memorii ROM. Una dintre acestea (figura 7.4) se obtine interconectând un decodificator cu un codificator. În figura 5.4, semnificatia liniilor electrice este: -A0 -An-1 sunt liniile de adresa prin intermediul carora se specifica cuvântul ce va fi citit; -W0,..., Wm-1 sunt m= 2 n linii de cuvânt, ele selecteaza intern cuvântul adresat. -D0,..., Dk-1 sunt k linii de date, k fiind latimea cuvântului memorat. Aplicând o adresa la liniile A0 An-1, la iesirea DCD se activeaza o singura linie Wi. La iesirea CD se obtine un cod pe k biti ce reprezinta chiar informatia înmagazinata în locatia ce corespunde liniei de cuvânt Wi active, respectiv adresei selectate la intrarea DCD si implicit a memoriei ROM. În aceasta schema sediul informatiei memorate este CD, DCD necontinând informatia ce urmeaza sa fie citita. Cuvântul binar obtinut la iesirea CD depinde de structura codificatorului, înscrierea sau programarea unui cuvânt într-o anumita locatie se face prin modificarea structurii schemei CD ce corespunde liniei de cuvânt respective. 122

123 Memorii ROM programabile prin masca Un asemenea circuit este produs parcurgându-se aproape toate etapele normale de fabricatie cu exceptia unei ultime etape în care folosind o masca specifica cerintelor utilizatorului se adapteaza memoria pe baza unui tabel furnizat de utilizator. Prin mascare, grilele tranzistoarelor MOS se conecteaza selectiv la liniile de cuvânt (figura 7.5). O grila conectata înseamna ca la activarea liniei de cuvânt ce este conectata la acel tranzistor, acesta va conduce, la iesire pe linia de bit fiind pe 1 logic. O grila neconectata presupune un 0 logic la iesire. Memoria din figura 7.5 contine 8 cuvinte a 4 biti, având o capacitate de 32 de biti. În vederea programarii utilizatorul completeaza un tabel similar cu tabelul 7.2. Daca la adresa 1 se mascheaza baza celui de-al doilea tranzistor, la activarea liniei W1 (W1 = 1), la iesirea de date se va gasi combinatia dorita, adica Q0Q1Q2Q3 = Tabelul

124 Memorii PROM Memoriile PROM s-au realizat cu tranzistoare bipolare si ulterior cu tranzistoare MOS. Varianta cu tranzistoare bipolare oferea capacitati extrem de mici (maxim sute de biti), puteri disipate ridicate (sute de mw) si de aceea ele u se mai folosesc în prezent. Varianta cu tranzistoare MOS ofera capacitati de memorare mult mai mari si putere disipata semnificativ mai redusa decât în cazul celei bipolare. Utilizatorul foloseste un dispozitiv special numit programator prin intermediul caruia poate înscrie informatia dorita într-o astfel de memorie. Dupa programare, doar în anumite cazuri se mai pot face modificari respectiv programa circuitul. În stare neprogramata, fuzibilele sunt intacte, iesirea fiind pe 1 logic. Programarea se bazeaza pe întreruperea unei conexiuni existente în memoriile neprogramate. Întreruperea se face prin vaporizarea unor trasee prin impulsuri de curent generate în mod corespunzator de echipamentul de programare. Iesirea unui bit programat este pe 0 logic. Memoria PROM din figura 7.6 are o capacitate de 8 cuvinte a 4 biti, adica de 32 de biti. Pentru a memora la adresa 1 (A2A1A0 = 001) cuvântul 1011, în timpul programarii se va arde doar cel de-al doilea fuzibil corespunzator liniei W1. Dupa programare, la selectia liniei de cuvânt W1 la iesire se va regasi informatia dorita, adica Trebuie remarcat ca un bit neprogramat poate fi ulterior trecut în 0 la o noua programare, dar un bit programat nu va putea fi readus în 1 logic, cu alte cuvinte la adresa 1 cuvântul 1011 va putea fi reprogramat în 0011, dar nu în Memoria EPROM Schema simplificata a unei memorii EPROM la care partea de programare a fost omisa este prezentata în figura 7.7. Cele 4 tranzistoare MOS din partea superioara a schemei formeaza sarcinile active pentru tranzistoarele utilizate în nodurile matricii de memorare. S-a ales aceasta varianta în locul unor rezistente de sarcina deoarece un tranzistor MOS ocupa un spatiu mai redus în aria de siliciu, iar consumul de putere este mai mic. Daca tranzistoarele matricei de memorare ar fi tranzistoare MOS obisnuite, la activarea liniei de cuvânt Wi, toate iesirile ar fi puse la masa puse la masa (0000). Pentru a trece una din liniile de bit pe 1 ar fi necesar ca tranzistorul din nodul ce corespunde liniei Wi sa nu conduca atunci când Wi = 1, iar programarea ar trebui realizata fara întreruperea legaturii fizice a grilei la linia de cuvânt. Pentru aceasta este necesara folosirea unui nou tip de tranzistor MOS, si anume tranzistorul MOS cu grila flotanta, dezvoltare tehnologica care a permis realizarea memoriei EPROM. Caracteristica id-ugs a unui astfel de tranzistor MOS (figura 7.8) depinde de încarcarea cu sarcini negative a grilei flotante. Tranzistoarele din nodurile corespunzatoare unei linii de bit care trebuie sa fie pe 1 trebuie sa aiba poarta 124

125 flotanta încarcata cu sarcina negativa q-. Programarea este facuta prin încarcarea grilei flotante cu ajutorul unui impuls de programare (10V-15V, tipic 12 V sau uneori 12,5 V) între drena si sursa tranzistorului, cu durata de câteva zeci de ms, dupa selectarea liniei de cuvânt Wi= UH (figura 7.9). Tranzistorul MOS cu grila flotanta din figura 7.9 are Up2 > Ud. La activarea liniei de cuvânt Wi(Wi= 1), T nu va conduce, iar linia de bit corespunzatoare va fi în 1 logic datorita sarcinii active formate din alt tranzistor MOS, asa cum se poate observa în figura 7.7. Stergerea informatiilor se face iradiind matricea CD cu radiatii UV (ultraviolete) un interval de timp de ordinul zecilor de minute. Deoarece aceasta stergere nu se poate efectua selectiv, dupa expunere memoria EPROM va fi integral stearsa, toti bitii fiind pe 1 logic. Radiatia ultravioleta determina stergerea memoriei 125

126 EPROM daca are o lungime de unda mai mica de 4000 Å, valoarea recomandata de catalog fiind de 2537 Å. Distanta dintre lampa UV si cip trebuie sa fie de circa 2,5 cm, iar puterea radiatiei mw/cm2; în aceste conditii stergerea completa a circuitului survine dupa minute. Studii de specialitate au demonstrat ca expunerea continua a unei memorii EPROM la lumina fluorescenta din camera (care are si o componenta cu lungimea de unda între 3000 si 4000 Å) poate determina stergerea informatiei în circa 3 ani acelasi circuit se sterge în circa 1 saptamâna daca este expus la lumina solara directa. Numarul garantat de programari si de stergeri este mai mare de 100, dar defectele sunt frecvente chiar dupa câteva cicluri stergere programare; durata de mentinere a informatiei memorate este minim zece ani. Pentru circuitele EPROM moderne, având capacitati de peste 64 kbiti, o programare octet cu octet la zeci de ms pentru un octet ar fi inacceptabil de lunga (la un EPROM de 512 kbiti, programarea ar dura 20 ms x octeti = 22 minute). Pentru reducerea timpului de programare au fost imaginati algoritmi de programare rapida, la care pe durata programarii se face VDD = 6VsiVPP =12,5V, impulsul de programare reducându-se la 1 ms sau în unele cazuri chiar de 100 µs! Prin aceasta chiar la memoriile EPROM de capacitati relative ridicate (peste 1 Mbit), programarea dureaza maxim câteva minute. Memoria EPROM 2764A 2764A este o memorie NMOS de 64 kbiti organizata ca 8 k cuvinte de 8 biti, oferita de o serie de producatori. Dispunerea pinilor este prezentata în figura 7.26, iar aspectul capsulei în figura Modurile de operare pentru memoria EPROM 2764A Tabelul 7.3 Mod ncs noe npgm A9 VPP Q0 Q7 Citire (Read) X VDD Data Out Inhibare iesiri (Output Disable) X VDD HiZ Asteptare (Standby) 1 X X X VDD HiZ Programare (Program) 0 1 impuls X VPP Data In Verificare (Verify) X VPP Data Out Inhibarea programarii (Program Inhibit) 1 X X X VPP HiZ Identificare inteligenta (Electronic Signature) V VDD Octet identificare Memoriile EPROM prezinta doua terminale de control asemanatoare: ncs si noe. Pentru ncs = 1, circuitul este trecut în modul asteptare, în care iesirile sunt în starea de înalta impedanta, iar consumul de curent este substantial redus. noe controleaza doar bufferele de iesire, care sunt inhibate pentru noe = 1 si validate pentru noe = 0. Motivatia existentei a doua terminale de control este mai subtila: într-un sistem cu microprocesor, controlul cu doua terminale evita conflictele pe magistrala daca se utilizeaza mai multe asemenea memorii si un decodoficator pentru selectia lor. Microprocesorul va emite semnalele de 126

127 adresa, din care o parte (cele mai semnificative) sunt folosite de DCD si semnalul nrd, care va fi conectat la intrarile noe ale tuturor memoriilor. Fabricantul specifica în foaia de catalog punctele de test pentru 0 si 1 logic. În cazul memoriei 2764A aceste puncte de test sunt 0,8 V si 2 V (niveluri TTL), figura Aceste puncte de test sunt valabile si pentru memorii EPROM mai noi, de exemplu pentru memoria de 1 Mbit 27C010, realizata în tehnologie CMOS. Figura Punctele de test pentru starea 0 si 1 în cazul memoriei EPROM 2764A. Datorita numarului mare de variante de memorii EPROM si a specificatiilor uneori usor diferite pentru acelasi tip de circuit la diferiti producatori, memoriile EPROM moderne dispun de un mecanism de identificare inteligenta pe baza unei semnaturi electronice (Electronic Signature). Pe baza semnaturii electronice se identifica tipul circuitului (codificat pe un octet) si producatorul (codificat tot pe un octet). Aceste informatii sunt citite automat de echipamentul de programare care va selecta algoritmul de programare potrivit circuitului utilizat fara interventia operatorului uman, eliminându-se astfel o posibilitate de eroare. Pentru a activa modul de identificare inteligenta, adresa A9 trebuie adusa la o tensiune de 12 V, toate celelalte linii de adresa se mentin la 0 logic; pentru A0 = 0 logic la liniile de date se va putea citi codul producatorului, (de exemplu pentru SGS-THOMSON se va citi 20H), iar pentru A0 = 1 se va putea citi codul circuitului, în acest caz 08H. Caracteristici principale 2764A: timp de acces: 180 ns; curent de alimentare în repaus: 35 ma; curent de alimentare în functionare normala: 75 ma tensiune de programare VPP = 12 V; algoritm de programare rapid (durata totala de programare este sub 1 minut); identificare inteligenta prin semnatura electronica; Varianta CMOS pentru acelasi circuit, notata 27C64 este compatibila pin la pin cu predecesoarea sa si ofera urmatoarele caracteristici îmbunatatite: 127

128 timp de acces: 150 ns curent de alimentare în repaus: 100 µa curent de alimentare în functionare normala: 30 ma tensiune de programare VPP = 12,5 V; algoritm de programare rapid (durata totala de programare este sub 1 minut); identificare inteligenta prin semnatura electronica; Memoria OTP (One Time Programmable ) Este tot o memorie EPROM programata electric la producator sau la utilizator fara fereastra de cuart pentru stergere, având un pret mai mic cu circa 40% decât la varianta EPROM. Utilizatorul nu o mai poate reprograma ulterior. Este rentabila în productia de masa, fiind asemanatoare cu memoria ROM programata prin masca. Memoriile OTP sunt de obicei disponibile în capsule de plastic ieftine, cum ar fi PLCC (Plastic Leaded Chip Carrier). Memoria 27C64A de exemplu este oferita în varianta OTP într-o capsula PLCC 32 (cu 32 de terminale fata de 28 la varianta DIP, cu mentiunea ca cele 4 terminale suplimentare nu se folosesc) Memoria EEPROM NC = neconectat, DU = nu se foloseste Elimina dificultatile de extragere din soclu si expunere la lumina ultravioleta. Atât programarea cât si stergerea se executa electric. Prin perfectionarea tehnologiei si micsorarea grosimii stratului izolator al grilei flotante exista posibilitatea programarii si stergerii electrice cu tensiuni mici aplicate între drena si poarta. Polaritatea caderii de tensiune drena-poarta este inversata la stergere fata de programare. Sunt mai scumpe decât memoriile Flash; se pot rescrie în timpul functionarii, numarul de stergeri si reprogramari fiind cu un cel putin un ordin de marime mai mare decât la memoriile Flash. Memoria EEPROM 2864B 2864B este o memorie EEPROM CMOS de 64 kbiti organizata ca 8 k cuvinte de 8 biti, oferita de mai multi producatori. Dispunerea pinilor este redata în figura 7.26, iar modurile de operare în tabelul 7.4. Modurile de operare pentru memoria EEPROM 2864B Tabelul 7.4 Mod nce noe nwe I/O0 I/O7 Citire (Read) Data Out Scriere (Write) Data In Inhibare scriere (Write Inhibition) X X 1 - X 0 X - Asteptare (Standby) 1 X X HiZ 128

129 Caracteristici principale pentru memoria EEPROM 2864B: timp de acces 150 ns; curent de alimentare în repaus: 1 µa; curent de alimentare în functionare normala: 30 ma numar minim de stergeri si de reprogramari: 10 5 durata de mentinere a informatiei memorate: minim 10 ani; Memoria Flash Memoriile Flash permit atât citirea cât si înscrierea informatiei în timpul functionarii normale; sunt memorii de densitate mare, nevolatile, folosite în cele mai diverse aplicatii de la aparatele de fotografiat digitale la înlocuirea de hard-diskuri. Celula de memorare a unui bit consta dintr-un singur tranzistor MOS cu grila flotanta. Stocarea propriu-zisa este realizata prin prezenta sau absenta sarcinilor în grila flotanta. O sarcina relativ ridicata acumulata în grila flotanta (figura 7.15) este echivalenta cu 0 logic, iar o sarcina redusa sau absenta cu 1 logic. Programarea În stare neprogramata, toate celulele memoriei sunt în 1 logic (sarcini reduse sau nule în grila flotanta). Daca în procesul de programare se doreste memorarea unui 0 logic, grila de control se aduce la un potential pozitiv +Vprog, prin aceasta fiind atrasi electroni spre grila flotanta, ea încarcându-se negativ. O data programata, sarcina grilei flotanta se mentine un timp îndelungat minim 10 ani. În cazul în care se doreste stocarea unui 1 logic, în timpul programarii celula respectiva este lasata nemodificata. Citirea Pe durata operatiei de citire, la grila de control se aplica o tensiune pozitiva + Vread. Cantitatea de sarcina stocata în grila flotanta va determina în acest caz daca sub actiunea acestei tensiuni, tranzistorul MOS va conduce sau nu: daca se memoreaza un zero, datorita numarului mare de electroni de pe grila flotanta, tranzistorul ramâne blocat. În contrast, daca grila flotanta contine putini electroni, sub influenta tensiunii +Vread tranzistorul MOS va conduce (figura 5.16). Stergerea Operatia de stergere se rezuma la înlaturarea electronilor din grila flotanta aducând grila de control la potentialul masei si sursa la o tensiune pozitiva (+ Verase), electronii vor fi atrasi spre sursa si prin aceasta grila flotanta nu va mai contine sarcini negative sau numarul acestora va fi foarte redus. O memorie Flash este întotdeauna stearsa înainte de a fi programata. La memoriile Flash moderne stergerea se realizeaza pe blocuri sau paginat, dar important este ca un octet singular din cadrul unui bloc nu poate fi scris (programat) decât dupa ce este sters împreuna cu întregul bloc din care face parte. Memoriile Flash ofera suplimentar posibilitatea stergerii globale rapide (bulk erase). 129

130 Schema simplificata pentru operatia de citire a unei memorii Flash este ilustrata în figura Aria de memorie contine m cuvinte a n biti fiecare, adica un total de m x n tranzistoare MOS cu grila flotanta pentru acelasi numar de biti de informatie. La fiecare linie de bit un tranzistor MOS formeaza sarcina activa (aceasta abordare este mai eficienta decât cea în care ar fi dispuse rezistente de sarcina, de ce?). Pentru citire se activeaza o linie de cuvânt, fiecare din cele n comparatoare furnizând la iesire 1 sau 0 logic, dupa cum tranzistoarele MOS de memorare conduc sau nu (1 logic daca tranzistorul conduce, 0 logic în caz contrar). Caracteristici generale: timp de acces: ns; numar de stergeri si de reprogramari este de ordinul ; durata de mentinere a informatiei memorate este de minim 10 ani; sunt cele mai ieftine memorii nevolatile; se pot rescrie in timpul functionarii. 130

131 Memoria Flash 29F010 29F010 este o memorie Flash CMOS de 1 Mbit organizata ca 128 k cuvinte de 8 biti, oferita de mai multi producatori. Dispunerea pinilor este prezentata în figura 7.28, iar modurile de operare în tabelul 7.5. Tabelul 7.5 Modurile de operare pentru memoria Flash 29F010 Mod nce noe nwe A0 A1 A9 I/O0-I/O7 Citire (Read) A0 A1 A9 Data Out Scriere (Write) A0 A1 A9 Data In Asteptare (Standby) 1 X X X X X HiZ Inhibare iesire (Output Disable) X X X HiZ Identificare Codul circuitului V ID Id. inteligenta Codul producatorului V ID Protectie sector (Verify Sector Protect) V ID Caracteristici principale 29F010: timp de acces 45 ns; curent de alimentare în repaus: 25 µ A; curent de alimentare în functionare normala: 30 ma la citire, 50 ma la programare sau stergere; este împartit în 8 sectoare de 16 kocteti; permite stergerea întregului circuit sau a oricarui sector; stergerea si verificarea unui sector dureaza sub 1 secunda; permite identificarea inteligenta în montaj, activata pentru A9 = 12 V, similar cu memoriile EPROM; identificarea inteligenta se poate realiza în circuit si în absenta tensiunii ridicate de 12 V printr-o serie de comenzi; numar minim de stergeri si de reprogramari: 10 5 ; durata de mentinere a informatiei memorate: minim 10 ani; 7.6. MEMORII RAM Sunt circuite integrate cu integrare pe scara foarte larga (VLSI) care permit în timpul functionarii atât citirea cât si înscrierea în locatia adresata. O denumire mai potrivita pentru aceste memorii este de memorii RWM (Read-Write Memory). Clasificare RAM: -RAM statice (SRAM), realizate cu bistabile în tehnologie bipolara sau unipolara; -RAM dinamice (DRAM), numai în tehnologie unipolara NMOS sau CMOS. Dupa modul de selectie a locatiei: -selectie liniara, în cazul memoriilor de capacitate redusa, organizate pe cuvinte de mai multi biti; -selectie prin coincidenta, în cazul memoriilor de capacitate relativ ridicata, organizate pe cuvinte de un bit; -selectia tridimensionala, în cazul memoriilor de capacitate foarte mare, organizate pe cuvinte de mai multi biti. 131

132 Selectia cuvântului adresat Selectia liniara se realizeaza similar cu selectia omonima prezentata la memoriile ROM. Memoria din figura 7.19 este organizata pe m = 2 n octeti. Pentru combinatia de adrese An-1... A0 = 0...0, W0 = 1, selectându-se primul octet, care se va regasi la iesire ( ). Selectia prin coincidenta utilizeaza doua decodificatoare de adresa, unul pe linii si celalalt pe coloane. Nodul selectat din memoria din figura 5.20 corespunde adresei de linii A0...Ax-1 = si de coloane Ax... Ax+y-1 = Pentru o folosire eficienta a ariei de siliciu ocupate se cauta ca matricea de memorare sa fie patrata sau cât mai aproape de un patrat în cazul unui numar impar de adrese, dimensiunile celor doua DCD fiind egale sau apropiate. 132

133 La memoriile RAM de capacitate mare (de peste 1 Mbit) decodificarea bidirectionala nu mai este suficienta, deoarece numarul de linii ale fiecaruia dintre cele doua DCD va depasi Din acest motiv informatia stocata este dispusa într-o matrice tridimensionala. De exemplu la memoria A de 128 x 8 kbiti, matricea de memorare se prezinta ca în figura În acest caz decodificarea se face bidimensional, existând 512 rânduri a 256 de coloane, dar în punctul de selectie, cuvântul nu are lungimea de 1 bit, ci de 8 biti Memoria SRAM Aceste memorii sunt realizate cu bistabile, celula elementara fiind cea din figura Terminale memoriei sunt: A0 An-1 -linii de adresa, /CS -selectie capsula, Do0...Do(k-1) -date iesire, /OE -validare iesire, Di0...Di(k-1) -date intrare, /nwe -validare scriere. Celula completa de memorie pentru 1 bit cu latch D (figura 7.23). Descrierea functionarii: Pentru a putea face o operatie de citire sau de scriere este necesar ca celulele sa fie selectata cu ajutorul liniei de cuvânt Wi activa pe 1. Linia de cuvânt furnizeaza deci semnalul SEL ce actioneaza asupra portii P si a bufferului B. O data selectat, bufferul B se afla în stare normala de functionare. Cealalta intrare a portii SI se foloseste pentru stabilirea operatiei ce se va efectua: citire (nwe = 1) sau scriere (nwe = 0). La citire (nwe = 1) trebuie selectata celula (SEL=1); în acest caz intrarea C a bistabilului este 0 (C=0) si oricare ar fi datele pe linia de intrare ele nu se înmagazineaza în D-latch în schimb B fiind în stare normala, obtinem la iesirea Do pe Q memorat in bistabil. La scriere (nwe = 0) trebuie selectata celula (SEL=1); în acest caz ceea ce exista pe linia LBIN se înscrie in D-latch. Cu alte cuvinte ceea ce am pe liniile de intrare DIN se va transfera în bistabil (adica la iesirea Q a acestuia). Daca celula nu este selectata (SEL = 0), C = 0, iar B se afla în starea de impedanta ridicata (HiZ). 133

134 Consideram în cele ce urmeaza o memorie ipotetica de 1024 cuvinte de câte 4 biti. Aceasta memorie va contine 4192 de celule, selectate liniar prin intermediul unui DCD 10:1024 (figura 7.24). Functionarea memoriei SRAM Operatie CS OE WE Citire (Read) Scriere (Write) Memorare (Hold) 1 X X Tabelul 7.6 Descrierea functionarii Reducerea numarului de pini ai capsulei circuitului integrat se poate realiza folosind pini unici pentru intrare si iesire, caracteristica obtinuta adoptând urmatoarea structura I/O (figura 7.25): 134

135 Dispunerea terminalelor la memoriile SRAM respecta aranjamentul initiat de memoriile EPROM si continuat de memoriile EEPROM, în figura 7.26 fiind prezentata dispunerea terminalelor pentru memoriile de 64 kbiti. Memoria SRAM HM6264A de 64 kbiti (Hitachi) Memoria SRAM 6264 nu are pin de tensiune de programare (pinul 1, VPP de la EPROM), acesta ramânând neconectat, iar selectia circuitului se face cu 2 semnale (ncs1 si CS2), aspect folositor pentru extinderea capacitatii (vezi si aplicatiile de la 5.8). De cele mai multe ori producatorul de memorii specifica timpul de acces ca un prefix la denumirea circuitului, de exemplu Hitachi ofera circuitele HM6264A-10 (100 ns), HM6264A-12 (120 ns) si HM6264A-15 (150 ns). Caracteristici principalele pentru memoria HM : timp de acces 100 ns; putere disipata în repaus: 100 µw; putere disipata în functionare normala: 15 mw / MHz; 8 intrari si iesiri trei-stari comune. Diagramele de citire (figura 7.27) pentru memoria 6264 sunt asemanatoare cu cele de la memoria EPROM. Toate valorile urmatoare se vor referi la memoria HM6264A-10, la care timpul de acces (tacc) este de 100 ns. Pentru citire, trebuie specificata o adresa pe liniile A0-A12 pe durata ciclului de citire, a carui durata minima trc este de 100 ns. Deoarece memoria SRAM este statica, nu este specificata si o valoare maxima trc poate fi oricât de lung. 135

136 Tabelul 7.7 Principalii parametri dinamici ai ciclului de citire pentru memoria SRAM HM6264A-10 Parametru Simbol Min Max UM Durata ciclului de citire (Read cycle time) trc 100 ns Timpul de acces (Address access time) tacc 100 ns Timpul de acces selectie circuit -iesire (Chip CS1 tcs1 100 ns Seletion to Output) CS2 tcs2 100 ns Timp de acces validare iesire (Output enable to output toe 50 ns valid) Timp inhibare circuit (Chip deselection to output in HiZ) Timp inhibare iesiri (Output disable to output in HiZ) Timpul de mentinere de la modificarea adresei (Output hold from address change) CS1 tcs1z 0 35 ns CS2 tcs2z 0 35 ns toez 0 35 ns toh 10 ns 98 Scrierea informatiei în memorie se realizeaza conform diagramelor din figura Tabelul 7.8 Principalii parametri dinamici ai ciclului de scriere pentru memoria SRAM HM6264A-10 Parametru Simbol Min Max UM Durata ciclului de scriere (Write cycle time) twc 100 ns Timpul selectie circuit sfârsitul nwe (Chip selection to end of write) tcw 80 ns Timpul adrese valide sfârsitul nwe (Address valid to end of write) taw 80 ns Latimea impulsului de scriere (Write pulse width) twp 60 ns Timpul de recupereare nwe (Write recovery time) twr 0 ns Timp suprapunere Dout cu nwe (Data to write time overlap) tdw 40 ns Timpul de mentinere pentru DiN (Data hold from write time) tdh 0 ns Timp inhibare iesiri (Output enable to output in HiZ) tohz 0 35 ns 136

137 Exista si pentru celelalte memorii o compatibilitate a pinilor. Pentru familia de memorii de 1 Mbit organizate ca 128 kcuvinte de 8 biti, dispunerea terminalelor pentru cele mai reprezentative circuite este prezentata în figura Memoria SRAM este un alt exemplu de memorie SRAM de 1 Mbit, având structura reprezentata simplificat în figura

138 Memorii DRAM Memorarea se realizeaza prin încarcarea sau descarcarea unei capacitati (integrate sau parazite) Cm. Daca Cm este încarcata la UH, daca Cm este încarcata la UL (descarcata) 0. Aceasta categorie de memorii se realizeaza numai în tehnologie MOS. Celula de memorare actuala contine un singur tranzistor MOS si functioneaza în regim de impulsuri. Bufferul B deserveste toate celulele conectate la linia de bit LB, din care s-a prevazut o singura celula. Cu ajutorul lui B se alimenteaza în impuls linia de bit. Fiecare linie de bit este prevazuta cu comparatorul K si bistabilul D-latch ce servesc la citirea informatiei. Linia de cuvânt este activa pe 1 actionata in impulsuri. Celula de memorare propriu-zisa se compune din tranzistorul de comutatie T si capacitatea integrata de memorare de valoare foarte mica Cm. 138

139

140 Descrierea functionarii Scrierea Înscrierea unui 1 in celula se face punând linia de bit LB la UH prin activarea bufferului B. In acest timp se aplica un impuls de înaltime tot UH liniei de cuvânt Wi = 1 care determina intrarea in conductie a tranzistorului T si încarcarea lui Cm la UH. Pentru înscrierea unui 0 în celula, linia LB ramâne pe UL (apropiat de 0). Liniei de cuvânt i se da un impuls de înaltime UH, care si in acest caz pune în conductie tranzistorul T descarcând condensatorul Cm. Citirea Comparatorului K va avea iesirea pe 0 care este memorat de bistabilul D-latch. Dupa fiecare operatie de citire, care altereaza nivelul de tensiune de la bornele Cm se efectueaza o operatie de reanscriere a bitului citit folosind iesirea bistabilului D-latch (reîmprospatarea informatiei alterate prin citire). Nu numai prin citire are loc o alterare a informatiei înscrise in Cm ci si datorita descarcarii exponentiale in timp a acesteia datorita curentilor de pierdere. Din acest motiv, chiar daca nu se efectueaza citiri, este necesara reîmprospatarea sarcinii acumulate în Cm la fiecare 2-4ms (depinde de tipul memoriei). Timpul mediu necesar unei împrospatari este in medie de 0.3 µs si daca împrospatarea s-ar face bit dupa bit in intervalul de 4 ms ar putea fi împrospatate: 140

141 celule, neexistând timp pentru alte operatii utile. Pentru o memorie de 64kb (65536 biti) satisfacerea timpului disponibil de împrospatare impune adaptarea unei structuri patrate a matricii de celule de memorie, corespunzatoare la 256/256 biti adica o structura organizata pe 256 linii de cuvânt, fiecarui cuvânt corespunzându-i k = 256 biti. În acest caz datorita împrospatarii simultane a tuturor celulelor selectate de o linie de cuvânt timpul necesar pentru împrospatarea întregii memorii va fi de:, care constituie din timpul disponibil pentru reamprospatare. Deci 98% din intervalul de timp dintre doua împrospatari succesive poate fi folosit pentru efectuarea unor operatii utile de citire si înscriere a informatiei. Pentru exemplificare, în figura 7.37 este prezentata schema bloc a unei memorii DRAM de 1024kbiti organizata pe cuvinte de câte 1 bit, a caror selectie se realizeaza prin coincidenta. Terminalele circuitului sunt: A0...A9, linii de adresa, /RAS semnal de tip strobe pentru memorarea adreselor de linie, (Row Address Strobe); /CAS semnal de tip strobe pentru memorarea adreselor de coloana (Column Address Strobe); R/nW comanda citirii (= 1), respectiv a scrierii (= 0) Read / Write Enable; DIN, linia de date de intrare, DOUT. linia de date de iesire. 141

142 Pentru a accesa 2 20 = locatii de memorie sunt necesare 20 de linii de memorie (A0.. A19). Începând cu primele circuite DRAM, în scopul reducerii numarului de pini ai capsulei, s-a utilizat o tehnica de multiplexare a adreselor, circuitul având doar 10 pini de intrare pentru adrese si doua semnale specifice de comanda nras pentru comanda adreselor corespunzatoare decodificatorului de linii, respectiv ncas pentru comanda adreselor corespunzatoare decodificatorului de coloane. Deoarece un circuit tipic de memorie DRAM nu are nici o intrare ncs, economia este de 10 terminale, rezultând o capsula cu 18 terminale la o capacitate de stocare de 1 Mbit, ceea ce este remarcabil. Întâi se aplica prima jumatate a cuvântului de adresa A0 A9, apoi a doua jumatate A10 A19. Circuitul de comanda contine doua lacth-uri D de memorare a celor doua jumatati ale cuvântului de adresa. Prin intermediul liniilor A0 A9 se comanda decodificatorul care are rolul de a selecta o singura linie de cuvânt. Încarcarea A0 A9 în registrul din circuitul de comanda se face prin activarea liniei /RAS. Cu liniile A10 A19 se comanda blocul MUX/DMUX prin care se selecteaza o singura linie de bit (la citire prin MUX, iar la înscriere prin DMUX). Încarcarea adreselor A10 A19 in registrul corespunzator din circuitul de comanda se face prin activare liniei /CAS (Column Address Strobe). Linia de control stabileste care dintre cele doua circuite (MUX sau DMUX) este activ. Evident la citire este activ MUX-ul, iar la scriere DMUX-ul. Mai exista la iesirea magistralelor liniilor de bit un registru RLB cu 256 bistabile D-latch. Schimbul de informatie intre matrice si registru este bidirectional. In cazul operatiilor de citire este activata si linia ce valideaza in stare normala bufferul B pentru Dout. Împrospatarea Pe frontal scazator al semnalului /RAS se înregistreaza adresa liniei de cuvânt în registrul din circuitul de comanda. Se selecteaza o linie de cuvânt ce corespunde acestei adrese si se înscrie continutul fiecarei celule ce corespunde lui LC selectat în RLB. Pe frontul crescator al semnalului /RAS se reânscrie informatia din registru regenerata în celulele apartinatoare liniei de cuvânt selectata. În continuare se trece 142

143 la urmatoarea linie de cuvânt in vederea împrospatarii tuturor celulelor. Generarea adreselor pentru împrospatarea memoriei se face folosind un numarator pe 8 biti ce functioneaza continuu. Se constata ca nu intervine adresa ce stabileste linia de bit în care se face înscrierea sau citirea. Citirea din memorie Se aplica A0 A9 si se activeaza linia /RAS pentru încarcarea adresei liniei de cuvânt în latch-ul din circuitul de comanda, fapt ce duce la selectia unei linii de cuvânt si se scrie continutul celulelor de pe linia de cuvânt în registrul RLB. Apoi într-o alta secventa se aplica la intrare A10 A19. Semnalul /WE trebuie sa fie pe 1 (se executa o operatie de citire). Dupa aplicarea celei de-a doua jumatati a adresei se aplica semnalul /CAS activ pe 0. Pe frontul scazator al semnalului /CAS se memoreaza A10 A19 în latch-ul de 10 biti din circuitul de comanda. Se aplica acesti 10 biti MUX-ului, se selecteaza una dintre cele 1024 de iesiri ale registrului RLB si se transmite la bufferul B înspre iesire Dout. Simultan bufferul B este trecut în stare normala. 143