CURS 9 SEMNALE LA INTERFAŢA UC CU EXTERIORUL CONTINUARE. Şef lucr. dr. ing. Dan FLOROIAN

Size: px

Start display at page:

Download "CURS 9 SEMNALE LA INTERFAŢA UC CU EXTERIORUL CONTINUARE. Şef lucr. dr. ing. Dan FLOROIAN"

Elfrieda Anthony
5 years ago
Views:

1 CURS 9 SEMNALE LA INTERFAŢA UC CU EXTERIORUL CONTINUARE Şef lucr. dr. ing. Dan FLOROIAN

2 Magistrala de date Lărgimea magistralei de date este de obicei multiplu de octet (d = 8, 16, 32, 64...). Cele d linii ale magistralei de date au posibilitatea de transmitere bidirecţională a informaţiilor (intrare sau ieşire din UCP), cu posibilitatea de trecere în starea de înaltă impedanţă (HiZ). Pentru economie de pini, unele microprocesoare multiplexează în timp liniile magistralei de date, astfel că în primul ciclu maşină al fiecărei instrucţiuni pe magistrala de date se pot transmite informaţii de adresă sau informaţii de control. În acest caz, în prima parte a ciclului maşină, pe pinii multiplexaţi, se generează semnalele de adresă sau control, însoţite de un semnal indicator pe magistrala de control care serveşte pentru memorarea informaţiei în registre externe procesorului. De exemplu la procesoarele Intel 8085 şi 8086 pini ai magistralei de date sunt multiplexaţi pentru a se putea transmite şi informaţie de adresă. Semnalul de control care comandă stocarea adresei într-un registru extern este numit ALE (Address Latch Enable). Apoi, pentru tot restul ciclului instrucţiune liniile magistralei de date transferă date propriu-zise sau instrucţiuni. Magistrala de control Magistrală de control conţine o diversitate de linii de control şi sincronizare, unele fiind doar unidirecţionale (intrare sau ieşire din UCP), iar altele permiţând transferul bidirecţional de semnale. De aceea adesea se spune că magistrala de control este bidirecţională. Această magistrală cuprinde semnalele de control cu funcţie diferită de la un tip de microprocesor la altul. Cu toate acestea, funcţional, liniile magistralei de control pot fi clasificate în următoarele categorii generale : a. Semnale de control şi sincronizare pentru transferuri de date cu memoria şi dispozitivele de I/O; b. Semnale de control şi sincronizare a cererilor de cedare a controlului magistralelor; Şef lucr. dr. ing. Dan FLOROIAN 2

3 c. Semnale de control şi sincronizare cu evenimente externe ce generează cereri de întrerupere; d. Semnale indicatoare de stare a UCP; e. Semnale utilitare, cum ar fi reset, clock, alimentare cu tensiune; f. Semnale diverse, specifice tipurilor de microprocesoare şi scopului pentru care au fost proiectate. În categoria semnalelor diverse se încadrează de exemplu: intrări testabile prin software, intrări pentru comanda activităţii pas cu pas a UCP, intrări pentru semnalizarea unor erori, intrări / ieşiri pentru lucrul în sistem multi-procesor etc a Semnale de control pentru transferul datelor cu memoria şi dispozitivele de I/O Rolul acestor semnale este de control şi sincronizare al transferurilor pe magistrala de date. Sensul de circulaţie al informaţiei pe magistrala de date este controlat de semnale care indică operaţie de citire, sau scriere. Sensul, pentru ambele operaţii sunt privite din punctul de vedere al UCP. În general semnalele de control sunt active pe nivel JOS, în aşa fel încât nivelul SUS să corespundă stării inactive a semnalului. Situaţia este avantajoasă, pentru că durata semnalelor de control activate este mult mai mică decât durata când ele nu sunt active, iar în pauza semnalului se foloseşte avantajul marginii de zgomot mai mare pentru nivelul logic 1 (SUS în logică pozitivă). Vom nota aceste două semnale cu prescurtările lor din limba engleză, bara de deasupra reprezentând faptul că sunt active pe nivelul logic JOS ( 0 ): RD (ReaD, citeşte), semnal ce indică că se efectuează o operaţie de citire a datelor de către UCP. De obicei frontul posterior al semnalului de citire (aici frontul crescător) este utilizat de UCP pentru citirea propriu-zisă a datelor depuse pe magistrala de date de către memorie sau un dispozitiv de I/O. Şef lucr. dr. ing. Dan FLOROIAN 3

4 WR (WRite, scrie), semnal ce indică că se efectuează o operaţie de scriere a datelor de către UCP. De obicei frontul posterior al semnalului de scriere este utilizat de dispozitivul adresat şi selectat pentru ciclul de scriere, pentru a stoca datele într-un registru propriu. La unele microprocesoare (de exemplu microprocesorul Motorola MC68000) există un singur semnal de ieşire ( R /W ), care îndeplineşte ambele funcţii, pentru nivel 1 făcându-se citire, iar pentru nivel 0 scriere. Transferurile între UCP şi un dispozitiv interlocutor lent (memorie sau port) se fac de obicei asincron, pentru ca UCP să poată lucra la viteza maximă cu dispozitivele rapide şi lent cu cele lente. Pentru aceasta sunt necesare semnale pentru realizarea protocolului asincron de comunicaţie (de tip handshake). Setul minimal de semnale de sincronizare este constituit din următoarele: un semnal generat de UCP ce indică dispozitivelor interlocutoare, că UCP a furnizat (pe magistrala de adrese) o informaţie validă de adresă. La locaţia cu această adresă se va face scriere sau citire la un moment imediat următor. Acest semnal, împreună cu informaţiile de adresă şi de sens ( RD sau WR ) al circulaţiei pe magistrala de date, produc selecţia/activarea dispozitivului interlocutor. Vom nota semnalul de validare al adresei cu AS (Address Strobe = validare adresă) un semnal recepţionat de UCP, care să indice faptul că interlocutorul este gata pentru efectuarea transferului. Vom nota acest semnal cu GATA. Acest semnal informează UCP că dispozitivul a livrat cuvântul de date (în cazul unui ciclu de citire) sau că este în măsură să primească date (în cazul ciclului de scriere). Dacă dispozitivul nu poate răspunde întrun anumit interval de timp, corespunzător unui număr de perioade ale impulsului de ceas, el nu poate activa GATA, iar UCP va introduce stări suplimentare de aşteptare, până când transferul este posibil; semnalul GATA este deci folosit pentru sincronizarea celor doi Şef lucr. dr. ing. Dan FLOROIAN 4

5 interlocutori. Recapitulând: dacă GATA este inactiv (= 0 logic), UCP va prelungi ciclul maşină curent, "îngheţând" toate celelalte semnale de comandă, prin adăugarea de stări de aşteptare (WAIT) până când recepţionează GATA=1, după care ciclul maşină de scriere (sau citire) se încheie. Sincronizările cu memoria şi cu dispozitivele de intrare-ieşire sunt asemănătoare. La multe dintre calculatoare însă, prin construcţie, se cunoaşte viteza de lucru a memoriei principale, iar lucrul cu memoria principală poate fi privit ca fiind sincron, nefiind necesar semnalul de tip GATA. În această situaţie transferul se desfăşoară strict în cadrul unui interval pre-specificat de timp (ca număr de stări ale UCP). În toate celelalte cazuri transferurile sunt asincrone, UCP prelungindu-şi ciclul maşină curent cu stări de aşteptare, până când semnalul GATA devine activ sau până când un alt eveniment (excepţie sau reset) întrerupe acest ciclu maşină. Generarea sau nu a unui semnal de "GATA" ţine de modul de lucru asincron sau sincron. Într-un mod de lucru sincron toate evenimentele se desfăşoară în cadrul unui interval specificat de timp. UCP eşantionează intrarea GATA, de obicei într-una din primele stări ale ciclului maşină. Exemple de semnale de control al transferurilor la diferite microprocesoare se indică în tabelul 3.3. Şef lucr. dr. ing. Dan FLOROIAN 5

6 La multe dintre microprocesoare semnalul de tip AS depinde de tipul ciclului maşină curent executat de procesor. Din exemplele date în tabelul 3.3 se vede că aceste semnale, din categoria validare adresă (AS ), pot fi separate pentru adresele din spaţiul memoriei respectiv spaţiul de I/O. Astfel la Intel 8080 cu controller de sistem există scriere/citire pentru dispozitiv de intrare-ieşire (IOW şi IOR) sau scriere/citire adresată memoriei principale (MEMW /MEMR ). Se observă că la acest procesor semnalele de validare a adresei sunt combinate cu cele ce indică scrierea sau citirea. La microprocesorul Zilog, Z80, în afara semnalelor RD şi WR, există semnale diferite de validare a adreselor pentru memorie (MREQ 17 indică existenţa unei adrese de memorie pe magistrala de adrese) şi spaţiu de I/O (IOREQ indică existenţa unei adrese de intrare - ieşire pe magistrala de adrese). Aceste tipuri de semnale pot fi privite şi ca semnale indicatoare de stare, pentru că ele indică existenţa unui ciclu maşină de lucru cu memoria, respectiv cu porturile de I/O. În cazul microprocesorului I8086, în modul minim, există un singur semnal, numit M/ IO, care indică transfer cu memoria pentru valoarea 1 logic şi cu porturile de I/O pentru 0 logic. Semnalul ALE de la I8086 (mod minim) validează existenţa informaţiilor de adresă pe pinii magistralei de date multiplexate. Pentru că microprocesoarele de 16 şi 32 de biţi pot face şi transferuri pe octeţi au fost necesare semnale de tip BHE (la Intel 8086, validarea celor 8 linii mai semnificative de pe magistrala de date), sau UDS (Upper Data Strobe - validare a octetului mai semnificativ de date) şi LDS (Lower) la MC La procesorul Motorola nu există semnal de tipul M/ IO ca la I8086, pentru că nu are spaţiu separat pentru memorie şi dispozitive I/O (deşi există un semnal numit VMA care contribuie la selecţia porturilor programabile de 8 biţi din familia MC6800). Specific microprocesorului Zilog Z80, (care are inclus în UCP şi controlerul de reîmprospătare a memoriei dinamice) este semnalul RFSH 19 care validează adresa de reîmprospătare a DRAM pe biţii A6-A0 ai magistralei de adrese. Şef lucr. dr. ing. Dan FLOROIAN 6

7 În figura 3.13 se prezintă un exemplu de sincronizare cu semnal de tip GATA între un microprocesor (UCP) şi un dispozitiv lent de memorie, pentru un ciclu de citire. Diagrama desfăşurării în timp a semnalelor presupune că intrarea GATA este testată de microprocesor începând cu starea T2, pe fiecare front descrescător al impulsului de ceas. Din punctul de vedere al simbolurilor grafice folosite menţionăm că pentru semnalele singulare diagrama reprezintă tranziţiile între nivelurile logice 1 (SUS) şi 0 (JOS). În cazul reprezentării magistralelor, care conţin mai multe linii de semnal, cele două linii paralele la magistralele de date şi adrese reprezintă faptul că informaţia pe magistrală este stabilă. Intersecţia liniilor indică schimbarea informaţiei pe magistrală, iar zonele haşurate arată că informaţia (stabilă) respectivă este ne-semnificativă pentru ciclul descris de diagramă. Pe ultima linie a diagramei din figura 3.13 s-a reprezentat informaţia la ieşirile dispozitivului de memorie adresat. Aceste ieşiri sunt cuplate la magistrala de date, dar atunci când dispozitivul nu este selectat ieşirile se găsesc în stare de înaltă impedanţă (HiZ) dacă ieşirile sunt de tip TSL. În urma selecţiei şi adresării dispozitivului de memorie, starea la ieşiri se schimbă doar după trecerea timpului de acces la celulele de memorie. Semnale de control a cererilor de cedare a controlului magistralelor Problema cererii / cedării controlului magistralelor se poate pune doar în sisteme de calcul care conţin mai multe dispozitive ce pot controla cele trei tipuri de magistrale. Aceste dispozitive active pe magistrală (dispozitive master20 care controlează dispozitive slave21) pot fi de exemplu: alte procesoare de uz general (UCP), procesoare cu sarcini specifice (de exemplu procesoare de I/O), circuite de tip controller care au şi posibilitatea de transfer al datelor direct cu memoria principală (transfer DMA22). Pentru ca un UCP să poată decide cu privire la cedarea controlului magistralelor, sistemul de arbitrare a controlului magistralelor trebuie să conţină cel puţin două tipuri de semnale: Şef lucr. dr. ing. Dan FLOROIAN 7

8 Figura Exemplificare a unui ciclu de citire asincron, care are nevoie de semnale de control de tip handshake Şef lucr. dr. ing. Dan FLOROIAN 8

9 un semnal de intrare în UCP care face o cerere de acces la controlul magistralelor, semnal pe care-l notăm în continuare cu BR (Bus Request). un semnal de ieşire din UCP care confirmă cedarea controlului magistralelor, notat în continuare BG (Bus Grant). În urma cedării controlului magistralelor, UCP către care s-a lansat cererea BR trece ieşirile sale către magistralele de date, adrese şi control (doar o parte dintre semnalele de control) în stare de înaltă impedanţă (HiZ). În acest fel se permite controlul (din punct de vedere electric, al nivelurilor logice) liniilor de către cel căruia i s-a cedat. UCP prevăzut cu această pereche de semnale sondează de obicei semnalul de cerere, de tip BR, la sfârşitul fiecărui ciclu maşină şi cedează controlul magistralelor cât mai curând posibil, cu excepţia unor cazuri speciale în care operaţiile nu pot fi întrerupte (de exemplu operaţii prevăzute cu prefixul LOCK la I8086). Întârzierea maximă cu care este servită o cerere de acces la controlul magistralelor este deci un ciclu maşină. În cazul mai multor cereri de acordare a controlului magistralelor, analiza priorităţilor se face de obicei cu un circuit de arbitrare centralizată a cererilor de magistrală. Semnale de sincronizare cu evenimente externe ce generează cereri de întrerupere Aceste semnale au rolul sincronizării evenimentelor externe cu UCP. Semnalele de control şi sincronizare pentru cereri de întrerupere externă sunt extrem de importante pentru că ele permit ca un dispozitiv periferic să lanseze un semnal de cerere de servicii către UCP (servicii de exemplu care se referă la transferul de date), iar UCP să întrerupă temporar programul rulat la acel moment, să sară la execuţia unui program de servire a întreruperii, iar apoi să revină la programul întrerupt. La recepţia unei cereri de întrerupere, dacă UCP acceptă întreruperea activităţii curente, se va informa dispozitivul întreruptor asupra acestui lucru. Ca urmare dispozitivul care a lansat întreruperea va genera (doar Şef lucr. dr. ing. Dan FLOROIAN 9

10 pentru întreruperile vectorizate ) pe magistrala de date un cod de identificare (vector de întrerupere) care să permită dirijarea execuţiei la subrutina de servire a întreruperii. Există două tipuri de cereri de întrerupere hardware: întreruperi mascabile, a căror recunoaştere şi servire poate fi validată sau invalidată prin setarea unor indicatori de control întreruperi nemascabile, al căror efect nu poate fi blocat / mascat, fiind întotdeauna recunoscute. Un set minim de semnale pentru manevrarea cererilor de întrerupere cuprinde: cel puţin un semnal de intrare în UCP, reprezentând o cerere de întrerupere, prin care dispozitivul ce a lansat cererea aşteaptă servicii de la UCP (notat în continuare cu INT). La unele microprocesoare există mai multe intrări de cerere de întrerupere. cel puţin un semnal de ieşire din UCP care reprezintă confirmarea acceptării întreruperii (semnal notat în continuare cu INTA) La multe dintre microprocesoare acest semnal are şi funcţia de control pentru citirea vectorului de întrerupere depus de dispozitivul întreruptor pe magistrala de date. Câteva exemple de semnale de tip INT şi INTA se prezintă în tabelul 3.5. Şef lucr. dr. ing. Dan FLOROIAN 10

11 Semnale indicatoare de stare a UCP Acestea sunt de obicei semnale, sau combinaţii de semnale de ieşire care indică starea în care se găseşte microprocesorul. Starea automatului este importantă pentru diferite circuite suplimentare conectate la interfaţa microprocesorului cu exteriorul, aceste circuite având diverse de funcţii de control în ceea ce priveşte magistralele, memoria cache externă şi memoria principală. Semnalele de stare sunt extrem de diverse, de la tip la tip de microprocesor dar funcţiile lor pot fi clasificate după informaţia furnizată. Astfel semnalele de stare pot indica: tipul ciclului maşină curent. Informaţia este utilă circuitelor controller de magistrală, care pe baza stării citite furnizează semnale specifice de control. De exemplu, la Intel 8086 în mod maxim semnalele S0-S2 indică tipul ciclului maşină curent. La MC68000 există trei linii de ieşire numite Function Codes, FC2 - FC0 care informează exteriorul cu privire la starea procesorului. informaţii despre registrele interne implicate în calculul de adresă. De exemplu la I8086 în mod maxim semnalele S3 şi S4 indică registrele segment utilizate pentru adresa curentă, iar semnalele QS1 şi QS0 dau informaţii cu privire la starea cozii de instrucţiuni. informaţii de sincronizare cu alte module master de magistrală (de exemplu de tip lock) starea memoriei tampon (cache, coadă) internă, informaţie utilă circuitului controller de memorie şi cache extern. speciale, pentru lucrul cu coprocesoare aritmetice externe. De exemplu cerere şi acceptare de transfer operand (PEREQ/PEACK la Intel 80286), test busy (BUSY la I8086), informare de eroare (BERR la 68000). Semnale utilitare În această categorie sunt incluse mai multe tipuri de semnale utilitare, dintre care amintim: Şef lucr. dr. ing. Dan FLOROIAN 11

12 semnale care aduc procesorul într-o stare predeterminată (RESET), semnalele de ceas (CLOCK) alimentarea cu tensiune. RESET Semnalul de tip RESET este prezent la toate microprocesoarele şi el aduce conţinutul registrelor microprocesorului într-o stare prefixată prin proiectare. În această stare predeterminată contorul de program (PC) se iniţializează la o valoare fixă (de obicei la zero), iar întreruperile mascabile sunt invalidate. Scopul principal al acestui semnal de intrare în UCP este ca să se ştie cu precizie starea în care se găseşte procesorul la alimentarea cu tensiune. Din această cauză la această intrare se conectează circuite R-C de tip Power-on Reset (Resetare la alimentarea circuitului). Chiar dacă pentru majoritatea microprocesoarelor acest semnal este doar intrare pentru UCP, există şi excepţii. Astfel, la microprocesorul Motorola MC68000 linia de Reset este bidirecţională. Dacă este folosită ca intrare şi este forţată la 0 logic din exterior, atunci când intrarea Halt e activă în acelaşi timp, se produce iniţializarea internă a microprocesorului. Aceeaşi linie este folosită ca ieşire, pentru iniţializarea dispozitivelor de I/O, atunci când microprocesorul execută instrucţiune Reset instrucţiune care însă nu modifică şi starea internă a microprocesorului. Semnale de ceas Semnalele de ceas sunt generate de către un oscilator intern sau extern pe baza unui cristal de cuarţ extern procesorului. La unele microprocesoare circuitele de ceas pot efectua şi sincronizarea unor semnale externe, cu caracteristică asincronă, cum ar fi: RESET şi READY. Unele din circuitele oscilator de ceas pot avea şi alte funcţii. De exemplu, la circuitul I8224 folosit pentru Intel 8080, şi la I8284 al lui Intel 8086 se generează şi semnale RESET pentru celelalte unităţi funcţionale ale calculatorului. Cristalele cu cuarţ au frecvenţe de oscilaţie diferite în funcţie de direcţia de prelucrare Şef lucr. dr. ing. Dan FLOROIAN 12

13 faţă de reţeaua cristalină şi în funcţie de grosime. Pot exista cristale echivalente cu circuite rezonante (RLC) serie şi paralel. Figura Exemplu de conectare a cristalului cu cuarţ cu schemă echivalentă paralel (a), respectiv serie (b). Producătorii specifică dacă cristalele sunt rezonante serie sau paralel. Cristalele cu cuarţ sunt construite cu toleranţe (frecvenţă şi stabilitate a frecvenţei) ce pot ajunge până la 0,002% - 0,005%. Pentru sistemele de calcul o este acceptabilă o toleranţă în jurul valorii de 0,01%. În figura 3.14 se indică două moduri de conectare a cristalelor de curaţi la capsula microprocesorului. Prima, din figura 3.14 (a) este legarea corespunzătoare microprocesoarelor cu oscilator intern. Tipic fiecare dintre condensatoarele acestei scheme are valoarea de pf. În figura 3.14 (b) se indică conectarea unui cuarţ cu circuit oscilant echivalent de tip serie. Capacitatea introdusă în serie cu cristalul previne polarizarea în curent continuu de către circuitele interne microprocesorului. Şef lucr. dr. ing. Dan FLOROIAN 13

Metrici LPR interfatare cu Barix Barionet 50 -

Metrici LPR interfatare cu Barix Barionet 50 - Barionet 50 este un lan controller produs de Barix, care poate fi folosit in combinatie cu Metrici LPR, pentru a deschide bariera atunci cand un numar de