無線通信デバイスの技術動向 松澤昭 東京工業大学大学院理工学研究科電子物理工学専攻 TiTech A. Matsuzawa 1

無線通信デバイスの技術動向 松澤昭 東京工業大学大学院理工学研究科電子物理工学専攻 2004. 11. 26 TiTech A. Matsuzawa 1

Contents 全体の方向性 CMOS アナログ RF 技術 今度のデバイス性能動向 アーキテクチャ 回路技術 研究室紹介 まとめ 2004. 11. 26 TiTech A. Matsuzawa 2

全体の方向性 2004. 11. 26 TiTech A. Matsuzawa 3

ワイアレスシステム 今後増大するワイアレスシステムの規格 LSI の開発を合理的に進める必要がある 2004. 11. 26 TiTech A. Matsuzawa 4

マルチスタンダード化 たくさんのワイアレス規格を携帯に実装する必要が出てく The cellular phone needs 11 wireless standardin the future!! Multi-standards and multi chips IMT-2000 RF GSM RF IMT-2000 BB GSM BB Current Bluetooth RF GPS RF Bluetoth BB GPS BB MCU Power Unification Future Yrjo Neuvo, ISSCC 2004, pp.32 Reconfigurable RF RF 部分の統 DSP BB 部分の統 2004. 11. 26 TiTech A. Matsuzawa 5

チップ構成の方向 ADC, DAC を含むアナログ RF 回路が SoC に全て集積される方 アナログ 現 RF+IF RF+IF + アナログアナログBB BB ADC/DAC ADC/DAC アプリチップ + デジタルデジタルBB アプリチップ BB 今 RF+IF RF+IF + アナログアナログBB BB +ADC/DAC +ADC/DAC CMOSもしくは デジタル デジタルデジタルBB BB + アプリアプリ微細 近い将 RF+BB RF+BB 微細 2004. 11. 26 TiTech A. Matsuzawa 6

最新の携帯電話用 RF CMOS チップ Infineon, GSM 用, 0.13um 2004 年夏より量産 TI, GSM 用, 90nm QUALCOM, CDMA2000 用, 2005 年より量産 日経エレクトロニクス 2004 年 11-22 号 2004. 11. 26 TiTech A. Matsuzawa 7

RF CMOS チップの開発状況 ワイアレス LAN は CMOS で決まり 携帯電話も CMOS 化が急速に進 日経エレクトロニクス 2004 年 11-22 号 2004. 11. 26 TiTech A. Matsuzawa 8

ワンチップ化への流れ 日経エレクトロニクス 2004 年 11-22 号 2004. 11. 26 TiTech A. Matsuzawa 9

現在のアーキテクチャ A simpler architecture should be chosen to reduce power, area, and cost. 1) Super Heterodyne (Larger power, cost) RF IRF LNA RF IRF 1 st Mixer IF SAW 2 nd Mixer VGA LPF ADC To Digital 2) Homodyne (Zero IF) 3) Low IF 1-2 GHz 1.2-2.2 GHz LNA Mixer LPF VGA ADC 1-2 GHz (Middle position) Synthesizer 250 MHz 20 MHz 1 st Synthesizer 2 nd Synthesizer (Lower power and cost, however..., ) 1-2 GHz To Digital Digital processing DC offset Lo leak 1/f noise Image reject?? LNA Mixer BPF VGA ADC Mixer LPF 1-2 GHz 50 MHz Synthesizer 1-2 GHz OSC 2004. 11. 26 TiTech A. Matsuzawa 10

今後のアーキテクチャ アナログ回路をできるだけデジタル回路に置き換える方 ADC の開発が鍵になる 4) Low IF with ΣΔAD Digital processing LNA Mixer BPF Quantizer Mixer LPF 1-2 GHz 50 MHz 1-2 GHz Synthesizer OSC 5) Digital architecture LNA 1-2 GHz Sampled data LPF ΣΔAD LPF Quantizer Digital processing Mixer LPF Bluetooth receiver 0.13um CMOS 1.5V OSC Synthesizer 1-2 GHz K. Muhammad (TI), et al., ISSCC2004, pp.268 2004. 11. 26 TiTech A. Matsuzawa 11

RF CMOS チップの SoC 化 Wireless LAN, 802.11 a/b/g 0.25um, 2.5V, 23mm 2, 5GHz Discrete-time Bluetooth 0.13um, 1.5V, 2.4GHz SoC M. Zargari (Atheros), et al., ISSCC 2004, pp.96 K. Muhammad (TI), et al., ISSCC2004, pp.268 2004. 11. 26 TiTech A. Matsuzawa 12

Cost up issue by analog parts The cost of mixed A/D LSI will increase when using a deep sub-micron device, due to the increase of the cost of non-scalable analog parts. Large analog may be unacceptable. Some analog circuits should be replaced by digital circuits 1 0.9 0.8 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0 I/O Analog 0.35um 0.25um 0.18um 0.13um Chip area Digital 2004. 11. 26 TiTech A. Matsuzawa 13 1 0.9 0.8 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0 (0.35um : 1) Wafer cost increases 1.3x for one generation 0.35um 0.25um 0.18um 0.13um Chip cost

アナログ RF 回路の面積 RF CMOS SoI においてはアナログ RF の面積は 15% 程度まで抑えなければならない 2004. 11. 26 TiTech A. Matsuzawa 14

CMOS アナログ RF 技術 2004. 11. 26 TiTech A. Matsuzawa 15

Why CMOS? Low cost Must be the biggest motivation CMOS is 30-40% lower than Bi-CMOS High level system integration CMOS is one or two generations advanced CMOS can realize a full system integration Stable supply and multi-foundries Fabs for SiGe-BiCMOS are very limited. Slow price decrease and limited product capability Easy to use Universities and start-up companies can use CMOS with low usage fee, but SiGe is difficult to use such programs. 2004. 11. 26 TiTech A. Matsuzawa 16

Wafer cost example Wafer cost of SiGe BiCMOS is 30-40% higher than CMOS at the same generation, however almost same as one generation advanced CMOS. 4500 4000 3500 3000 2500 2000 1500 1000 500 0 0.35_C 45% 0.25_C 45% 0.25SiGe_BC Low cost SiGe 0.25_SiGe_BC 23% 0.18um_C 30% 0.15um_C 0.13um_C 2004. 11. 26 TiTech A. Matsuzawa 17 7M 6M 5M 4M 3M Dataquest March 2001 +SiGe estimation

RF CMOS device technology RF CMOS needs some process options, however significant cost increase can t be accepted. Varactor High Rsub Small loss ESD Higher voltage Hi-Q inductor RF CMOS Thicker Metal Small Mismatch High-R Larger Cap. Conventional CMOS technology 2004. 11. 26 TiTech A. Matsuzawa 18

Gm I V 2 MOS vs SiGe-Bip MOS ds eff 1 f Tpeak 2 W b I ds 100mV 2 F 2G min p f 1 + 2 + 0. 7 g m ft 4x Almost same I U Lower and low Id (larger gm) SiGe-Bip ds T v L sat I ds 26mV g 1 Gp f 2 0 25 2 + +. gm ft 2x V*fT 100VGHz 200VGHz 2 2004. 11. 26 TiTech A. Matsuzawa 19

MOS vs SiGe-Bip Rg,Rb MOS Same SiGe-Bip Much better 1/f noise Mismatch mv T ox LW ( nm) ( um) Better Cost (SiGe-BiCMOS) Low gm or larger current Voltage lowering Geometry dependence High gm or smaller current Low noise and mismatch Less geometry dependence 2004. 11. 26 TiTech A. Matsuzawa 20

チャネル長の選定 L により性能が変わる さまざまな考慮で最適点を決めていく Log 大き ゲート容 トランジスタの面 出力抵 DC ゲイ 周波数特 1/f ノイ V T ばらつ C 電流源ばらつ ro G ω gs T = = CoxLW S = L L g C m 1.3 V 1 1 n LW L 1 1 W ΔV T = Qα LW α L L ΔI ds 2ΔVT σvt 2μCOX = I V L ni ds p r o + C ox eff L g L m 2 2 L + GC gd L ds 小さ Log L 大き 2004. 11. 26 TiTech A. Matsuzawa 21

CMOS のアナログ特性の特徴 gm/ids はバイポーラの 1/3 程度 スケーリングにより f T は向上 しかし 動作電圧は低下 スイッチと容量が使用できる 相補回路が実現し易い 入力インピーダンスが高い 電圧可変コンダクタンスが実現可能 バイポーラのようにキャリア蓄積の影響が無い ミスマッチ電圧や 1/f ノイズが大きい 精度 ( ミスマッチ電圧 容量 ) や 1/f ノイズはサイズ依存が大きい 基板の影響を受けやすい デジタルとの混載が容易 Bi-CMOS に比べて低コスト 2004. 11. 26 TiTech A. Matsuzawa 22

Principal design for RF CMOS Use small size devices and compensate the accuracy and 1/f noise degradation. Small parasitic capacitance is imperative. Much smaller capacitance is needed to keep higher cutoff frequency under the lower gm condition Small size results in increase of mismatch voltage and 1/f noise Should be addressed by analog or digital compensation, not by increase of device size. Keep the voltage swing high as possible to realize higher SNR The noise level is higher and gm is lower than those of bipolar. Use digital technology rather than analog technology Performance increase and power and area decrease are promised by scaling. Analog is not so. 2004. 11. 26 TiTech A. Matsuzawa 23

Scaling Rule: Basic principle of LSI technology Scaling rule can improve almost all the performances of LSI Scaling also realizes higher integration and lower LSI cost. L tox W Scaling Device/Circuit parameter Scaling Factor Device dimensions L, W, Tox 1/S Doping concentration S S 2 Voltage 1/S Field 1 Current 1/S Gate Delay 1/S Power dissipation/device 1/S 2 2004. 11. 26 TiTech A. Matsuzawa 24

Difficulty of analog in LSI technology Dynamic range has been reduced with the technology scaling. New circuit technology or architecture are needed Performance (Log) Integration Speed 1 2 L 1 L 1.5 L W tox Xj 0.7x Leff Scaling Rule Scaling 1 Design Rule (Log) Dynamic range = 1.5 L Signal swing Noise + mismatch 2004. 11. 26 TiTech A. Matsuzawa 25

Scaled CMOS technology Current Scaled CMOS technology is very artistic. 2004. 11. 26 TiTech A. Matsuzawa 26

Performance trend of micro-processors Performance of micro-processors has increased with device scaling. Operating frequency 1GHz 700MHz 500MHz 400MHz 300MHz 200MHz 100MHz 21064 R4400 Pentium R3000 V810 R4200 SuuperSparc SH2 NEC 21164 2 times/ 2 years 1994 1995 1996 1997 1998 1999 2000 2004. 11. 26 TiTech A. Matsuzawa 27 21264 21164 PPC604e P6MMX2 US-2 P6 P6 R12000 21164 PPC750 R4400 Pentium MMX R10000 P6 R10000 SA110 R5000 V830R SH4 US SA110 R4300 V832 V830 R4300 R3900 SH3 SH3 IBM High-end Year US-3 21264 Merced P7 R14000 Embedded PC 2001 2002 (CY)

GHz operation by CMOS Cutoff frequency of MOS becomes higher along with technology scaling and now attains over 100GHz. Frequency (Hz) 100G 50G 20G 10G 5G 2G 0.35um Cellular Phone 0.25um 0.18um CDMA 0.13um f T 5GHz W-LAN f T : CMOS f T : Bipolar (w/o SiGe) /10 (CMOS ) RF circuits f T /60 (CMOS ) Digital circuits f f T Tpeak gm 2πC in v 2πL sat eff 1G 500M IEEE 1394 D R/C for HDD 200M 100M 1995 2000 2005 Year 2004. 11. 26 TiTech A. Matsuzawa 28

Minimum noise figure: Fmin F min has been improved, however saturated at 1dB. Technical points High f T and low gate resistance. Small current in substrate. PAD and ESD structure. F min γ 1 + α f f o T 2 2 + κ g m R e q αδ + κg R m e q Output M2 Imput L1 Cpi Rsub Ls M1 2004. 11. 26 TiTech A. Matsuzawa 29

I ds and V eff optimization Adjust the I ds and V eff for optimization of a gain, a noise and a distortion. Dynamic range of LNA is proportional to the I ds. gm Gain QiQo IIP 3 V eff ωc DR LNA IIP F 1 3 LNA L g m r s V eff I ds r s 動作電流の設定 Higher I ds 大きいほど高性能 db Lower I ds NF Gain V eff の設定 NF, IP 3, Gain 整合などのチェック 高 :g m 小 f T 高 歪小 低 : g m 小 f T 低 歪大 V eff 高, W 小 V eff 小, W 大 V eff V 3 rd distortion eff I W ds YES OK? NO 2004. 11. 26 TiTech A. Matsuzawa 30

Mixer The passive mixer can be realized by CMOS only. High linearity, no 1/f noise effect, and low power are learized. Active mixer (same as bipolar) Passive mixer (MOS only) High conversion gain High isolation Larger power Larger distortion Larger 1/f noise Low power High linearity No 1/F noise No conversion gain No isolation, Bi-directional V in Vo R L R L Vo Lo Lo Vo Vo Lo Lo Lo Lo Lo Vin Vin V in 2004. 11. 26 TiTech A. Matsuzawa 31

1/f noise 1/f noise of MOS is larger than that of bipolar. For the lower 1/f noise, the larger gate area is needed. V 2 nf = Svf LW Δf f 2, Svf Tox 2004. 11. 26 TiTech A. Matsuzawa 32

1/f noise generation 1/f noise from mixer circuits causes serious problem in direct conversion and low IF conversion. 1/f noise can be expressed as small imbalance signal to the differential pair. This voltage modulates the switching timing. This effect can be expressed as a narrow current pulse train Filtered (Integrated) pulse train generates 1/f noise on the Load. H. Darabi and A. Abidi; JSC, vol. 35, No. 1, pp.15-25, Jan. 2000 2004. 11. 26 TiTech A. Matsuzawa 33

CMOS oscillator circuits E. Hegazi, ISSCC 2001 Basic Low power (gm is higher) Low noise by filtering Vo L L Vo Vo L L Vo Vo Vc L C L C Vo Vc C C Vc C C Vb Vb Hi-Z at 2fo Cs Vb Lx Cx (a) (b) 2004. 11. 26 TiTech A. Matsuzawa 34 (c)

Optimization Careful optimization reduces the oscillator phase noise. L f min ( m) = kt γ V dd ω 2 ol 1 2 2 ind fo + Q V dd Veff, 1 fm Phase noise Oscillation amplitude 2V dd V o L L V o I opt Bias current C C V c V b M 2 M 3 M 1 : V eff1, L 1, W 1 Small W 2, W 3 for higher amplitude and low C p Sufficient W 2, W 3 for acceptable gm Large V dd Large V eff1, but take care of V o reduction Large L 1, W 1 to reduce 1/f noise Proper W/L for M 2, M 3 Higher Q Larger QL ind for Lower I opt 2004. 11. 26 TiTech A. Matsuzawa 35

Oscillator phase noise progress The phase noise in CMOS oscillator becomes lower than that of bipolar. The larger voltage swing in MOS Oscillator realizes lower oscillation phase noise. (High Q inductance is also very effective to reduce phase noise) ( ) 1 1 Q L fm 2 2 Vo f f o m 2004. 11. 26 TiTech A. Matsuzawa 36

Advantage of SiGe Bi-CMOS SiGe Bip has a great advantage in power consumption Alcatel 1) Oki Broadcom Conexant Mitsubishi Process CMOS 0.25um CMOS 0.35um CMOS 0.35um SiGe-BiCMOS 0.5um Si-BiCMOS 0.5um Chip size 40.1mm2 18.0mm2 17.0mm2 Rx_Sens. -80dBm -77dBm -80dBm -78dBm -80dBm Tx_Power +2dBm +2.5dBm +5dBm +2dBm 0dBm Id Rx Tx 50mA 70mA 47mA 66mA 46mA 47mA 12mA 16.4mA 34.4mA 44.0mA Vdd 2.5V 2.7-3.3V 3V(?) 1.8-3.6V 2.7-3.3V 2004. 11. 26 TiTech A. Matsuzawa 37

ファウンドリーの状況 CMOS は 90nm, SiGe BiCMOS は 0.13um が開発 2004. 11. 26 TiTech A. Matsuzawa 38

Potential and limitation of RF CMOS Potential RF CMOS are going to be major in wireless products. SiGe Bi-CMOS technology will be used for only extremely low noise and low power RF products. 60GHz or 100GHz CMOS circuits has already developed. Limitation For low noise and low power characteristics in RF circuit, SiGe bipolar technology must be better than CMOS. High power PA will not be integrated on scaled CMOS chip, due to low efficiency and needs low voltage operation. Use of further advanced technology beyond 90nm would has some issues. This is because low analog operating voltage of less than 0.9V and chip and development cost increase. 2004. 11. 26 TiTech A. Matsuzawa 39

Principal design for RF CMOS Use small size devices and compensate the accuracy and 1/f noise degradation. Small parasitic capacitance is imperative. Much smaller capacitance is needed to keep higher cutoff frequency under the lower gm condition Small size results in increase of mismatch voltage and 1/f noise Should be addressed by analog or digital compensation, not by increase of device size. Keep the voltage swing on a high as possible to realize higher SNR The noise level is higher and gm is lower than those of bipolar. Use the digital technology rather than the analog technology Performance increase and power and area decrease are promised by scaling. Analog is not so. 2004. 11. 26 TiTech A. Matsuzawa 40

Expectation for new passive devices This would sound inconsistent with RF CMOS technology RF CMOS technology is going to reducing analog and passive components. However, passives are still important High Q inductance VCO: reduce power and phase noise LNA: reduce power and noise figure Tunable inductor Multi frequency, yet single inductance. Reconfigurable RF circuits RF band pass filter RF switches TX/RX Select frequency bands to address multi-standards Reconfigurable RF circuits On chip solid reference Oscillator 2004. 11. 26 TiTech A. Matsuzawa 41

Variable Inductor Sliding plate can vary inductance by 50%. Wide tunable range VCO (2.4GHz to 5.1GHz) has been realized. 2004. 11. 26 TiTech A. Matsuzawa 42

RF MEMS switch Mechanical low-loss integrated switch enables; Select or change inductance and capacitance Select signals and circuits; As a result, enables reconfigurable RF circuits J. DeNatale, ISSCC 2004, pp. 310 2004. 11. 26 TiTech A. Matsuzawa 43

Micromechanical-Disc Reference Oscillator MEMS technology will realize an on-chip solid reference oscillator Fo=61MHz Q=48,000-145dBc/Hz far-end -115dBc/Hz @ 1KHz Yu-Wei Lin, et al., ISSCC 2004, pp. 322 2004. 11. 26 TiTech A. Matsuzawa 44

Summary RF-CMOS technology Becomes major Performance increase and full system integration due to scaling Development of suitable circuits and architecture Small analog and large digital is a right way Low cost and huge supply capacity However, some issues For low power and now noise, SiGe Bi-CMOS is better LV design and cost-up issues on further scaled CMOS beyond 90nm Expectation of new passive device Great demand for reconfigurable RF circuits: Switches for the reconfigurability On chip RF filter and Oscillator High quality and tunable inductance 2004. 11. 26 TiTech A. Matsuzawa 45

Future device trend 2004. 11. 26 TiTech A. Matsuzawa 46

現在の SoC 用トランジスタ 現在の SoC の量産プロセスである 0.13um ルールのトランジスタ原子レベルの制御が求められる 松下電器 2004. 11. 26 TiTech A. Matsuzawa 47

CMOS の微細化と高周波特性の向上 微細化と f T の上昇は今後も続くが 2004. 11. 26 TiTech A. Matsuzawa 48

微細化と動作電圧 微細化による動作電圧の低下は緩和されたものの今後の CMOS は 1V 以下の電圧で動作さなければならない 2004. 11. 26 TiTech A. Matsuzawa 49

微細化とノイズ 微細化とともに熱雑音係数は増大 微細化とともに 1/f ノイズは減少するが Hi-K の導入は 1/f ノイズを増大させる 2004. 11. 26 TiTech A. Matsuzawa 50

1/f ノイズと V T ミスマッチトレンド 1/f ノイズの係数は比較的順調に減少と予 V T ミスマッチはあまり改善されないと予測 C. H. Diaz, et al., IEEE, Tran on ED, Vol. 50, pp.557-566 2003 2004. 11. 26 TiTech A. Matsuzawa 51

微細デバイスのドレイン抵抗 微細デバイスではポケット注入を用いていることによりチャネル長を伸ばしても V A つまりはドレイン抵抗はあまり上がらない つまり 微細プロセスでは DC 利得が極めてあげにくいことを意味する r ds 1 g ds V A + V I ds eff D, Buss, et al., IEEE, Tran on ED, Vol. 50, pp.546-556 2003 2004. 11. 26 TiTech A. Matsuzawa 52

インダクタンストレンド 配線層数の増加や最上層配線の厚膜化などによりインダクタンスの Q は増加傾 最近のインダクタは 6um 程度の厚さを用いて 20 以上の Q を得ているものもある C. H. Diaz, et al., IEEE, Tran on ED, Vol. 50, pp.557-566 2003 2004. 11. 26 TiTech A. Matsuzawa 53

アーキテクチャと回路技術 2004. 11. 26 TiTech A. Matsuzawa 54

現在のアーキテクチャ A simpler architecture should be chosen to reduce power, area, and cost. 1) Super Heterodyne (Larger power, cost) RF IRF LNA RF IRF 1 st Mixer IF SAW 2 nd Mixer VGA LPF ADC To Digital 2) Homodyne (Zero IF) 3) Low IF 1-2 GHz 1.2-2.2 GHz LNA Mixer LPF VGA ADC 1-2 GHz (Middle position) Synthesizer 250 MHz 20 MHz 1 st Synthesizer 2 nd Synthesizer (Lower power and cost, however..., ) 1-2 GHz To Digital Digital processing DC offset Lo leak 1/f noise Image reject?? LNA Mixer BPF VGA ADC Mixer LPF 1-2 GHz 50 MHz Synthesizer 1-2 GHz OSC 2004. 11. 26 TiTech A. Matsuzawa 55

今後のアーキテクチャ アナログ回路をできるだけデジタル回路に置き換える方 ADC の開発が鍵になる 4) Low IF with ΣΔADC ΣΔADC Digital processing LNA Mixer BPF Quantizer Mixer LPF 1-2 GHz 50 MHz 1-2 GHz Synthesizer OSC 5) Digital architecture LNA 1-2 GHz Sampled data LPF ΣΔADC LPF Quantizer Digital processing Mixer LPF Bluetooth receiver 0.13um CMOS 1.5V OSC Synthesizer 1-2 GHz K. Muhammad (TI), et al., ISSCC2004, pp.268 2004. 11. 26 TiTech A. Matsuzawa 56

技術の選択枝 バイポー CMOS アナ デジ混在技 アナログ技 デジタル技 時間連続 時間離散 デジタル信号処 最適化技 補正技 デジタ制御 2004. 11. 26 TiTech A. Matsuzawa 57

アナ デジ混載 SoC の開発戦略 最適なシステム 回路構成をいかに実現する アナデジ混載システの一般構成 外部信 アナログ回路 A/D A/D D/A D/A コンバータ デジタル回路 以下の項目を考慮して決定すべき ( かなりの複雑 性能: 感度 エラーレート セパレーション 消費電力: トータルでの低消費電力 機能: 複数規格への対応 プログラマビリ コスト: プロセスコスト ( オプション ) 占有面積 ポータビリティー: マルチファウンドリー対応 スケーラビリティ: 多世代技術への対応 再利用性: システム 回路の再利用容易性 設計品質: PVT 安定性 ノイズ耐性 テスト容易性: 2004. 11. 26 TiTech A. Matsuzawa 58

CMOS アナログ回路の設計指針 CMOS アナログ回路は単なるバイポーラ回路の置き換えでは成功しない CMOS の特徴を活かした回路 システム技術を用いるべきである デジタルで実現できるものはデジタルで まずはデジタルでの実現を検討し アナログが格別な優位性がなければデジタルにする オーバーサンプリング (ΣΔ 変調 ) などの先端 DSP 技術を検討する これによりアナログ前処理回路への要求が緩和されることが多い 微細化 低電圧化が可能な回路を用いる 微細化はアナログにおいても広帯域化 高速化 低電力化の切り札である このためには低電圧化が可能な回路を用いる 高精度化はサイズの最適化 アナログ補正 デジタル補正の順に検討する 精度はサイズに依存するので まずこの最適化を検討すべき しかし高精度化はサイズの増加を伴い 性能劣化を招くので 補正技術によりサイズが小さくとも高精度化が図れるようにする 2004. 11. 26 TiTech A. Matsuzawa 59

ワイアレスシステム LSI 開発のポイント 従来 ネットワーク規格 性能仕様ごとに開発されていたアナログ RF 回路をリコンフィギュラブル スケーラブルにすることで 設定により様々な規格 仕様に対応可能とする アナログ回路を最小にする 可変インダクタ MEMS スイッ RF リコンフィギュラブ スケーラブル ΣΔADC, DAC ADC, DAC リコンフィギュラブ スケーラブル LNA, Mixer VCO ADC デジタル信号処 PA, Mixer VCO DAC 2004. 11. 26 TiTech A. Matsuzawa 60

サンプリングミキサーを用いた Bluetooth チップ サンプリングミキサーを用いてアナログの低電圧化 小面積化に対 K. Muhammad (TI), et al., ISSCC2004, pp.268 2004. 11. 26 TiTech A. Matsuzawa 61

サンプリングミキサー 2.4GHz でサンプリングし 容量を用いた移動平均フィルターで高域を減衰させる サンプリング回路はミキサー作用があるが 不要な信号やノイズを拾い SNR が悪い 2004. 11. 26 TiTech A. Matsuzawa 62

ADC in wireless system IF or BB LNA Mixer Filter ADC To DSP VCO1 VCO2 ワイアレスシステムのデジタル化に伴い ほとんどの処理をデジタルで行うためベースバンドアナログは簡単なものになろうとしている しかしながら ADC はますます高性能が要求される GSM: >75dB (13bit) BW=200KHz UMTS: >60dB (10bit) BW=5MHz Software radio: 80 db (14b) BW=100MHz? UWB: 6 bit BW=500MHz? 2004. 11. 26 TiTech A. Matsuzawa 63

ワイアレスシステムの規格と ADC ΣΔADC の帯域は 25MHz, 分解能 14 ビットに達し パイプライン ADC と重なっている パイプライン型 ADC の変換周波数は 200MHz 程度にとどまっている 2004. 11. 26 TiTech A. Matsuzawa 64

パイプライン型 ADC の性能 10~14ビットの分解能で変換速度が1MHzから100MHz 程度のADCはパイプライン型が主流である 14ビットは75MHz 程度 10~12ビットで200MHz 程度が現在の実力である 2004. 11. 26 TiTech A. Matsuzawa 65

パイプライン型 ADC の構成 単位変換回路を縦続接続 各単位変換回路は入力信号を標本化し 参照電圧と比較を行い M ビットの変換 ADC の出力により DAC が出力する電圧が変化 入力信号と DAC の出力する電圧の差分を 2 M 倍して後段に出力 MSB M ビット M ビット M ビット M ビット LSB V in stage1 stage2 stage3 stage4 stagen S/H ADC (M bit) 単位変換回路 DAC (M bit) + 2 M + Amplifier 2004. 11. 26 TiTech A. Matsuzawa 66

パイプライン型 ADC の構成 ADC -V ref +V ref SW3 サンプリングフェーズで V in をしきい値電圧と比較 DAC 端子は比較出力に応じた +/ V ref もしくは接地電位が印加される 差分増幅フェーズで V in -DAC/2 の 2 倍の出力 clk Vin clk DAC SW1 S C s SW2 + OpAmp V out = 2 V in V + 2 ref V,0, 2 ref DAC SW1 f C s C f clk OpAmp (-V ref, 0,V ref ) DAC C s OpAmp Vin + Vin + C f C f clk clk Subtracting and amplifying phase Sampling Phase 2004. 11. 26 TiTech A. Matsuzawa 67

パイプライン型 ADC の設計 INL, DNL 容量ミスマッチ精度 : 補正が可能 OP アンプの利得 : 十分な利得にすることで対処可能 SNR 主としてデバイスノイズと容量で決定 : 本質的な課題 変換速度 主として OP アンプの帯域で決定 消費電力 OP アンプおよび S/H 回路で決定 2004. 11. 26 TiTech A. Matsuzawa 68

ノイズ kt/c ノイズからは分解能が 2 ビット上がる毎に必要容量は 1 桁上昇する 分解能と必要容量 V ref =1.0V とすると 10bit: 0.1pF 12bit: 2pF 14bit: 30pF V ref =2.0V とすると 10bit: 0.025pF 12bit: 0.5pF 14bit: 8pF 参照電圧の 2 乗に反比例 C 1.23 10 V N 19 2 ref 2 2004. 11. 26 TiTech A. Matsuzawa 69

利得帯域幅積 (GBW) OP アンプの GBW は変換周波数のおよそ 10 倍から 15 倍程度必要 t ss は変換の半周期の 2/3 β=1/3 としたとき 2004. 11. 26 TiTech A. Matsuzawa 70

オペアンプの設計 : 動作電流 分解能が 2 ビット上がるにつれて約 20 倍消費電流が増加する 変換周波数が 1 桁上がると消費電流も 1 桁上がる V ref =1.0V の場合 C 1. 23 10 V N 19 2 ref 2 I s 2. 5C N f c I s 3.1 10 2N 19 N 2 2 Vref f c 2004. 11. 26 TiTech A. Matsuzawa 71

オペアンプの設計 : 動作電流 V ref を 2 倍に上げると消費電流は 1/4 になる I s 3.1 10 N 2N 19 2 2 Vref f c V ref =2.0V の場合 2004. 11. 26 TiTech A. Matsuzawa 72

パイプライン ADC まとめ ADC のエラーは容量比精度が支配的だが校正可能 容量比精度上 分解能を 2 ビット上げると容量は 1 桁増加する 容量比精度による誤差が発生しても誤差補正回路により校正可能である OP アンプと比較器のオフセット電圧は殆ど影響しない ノイズは結局 kt/c で決まり 低ノイズのためには大容量が必要 kt/c ノイズからは分解能が 2 ビット上がる毎に必要容量は 1 桁上昇する 1/f ノイズはフリッカーとして影響を与えるのでチョッパーキャンセルを用いるべきである 電圧振幅を大きくすることが全てにおいて有利だが 微細 MOS を使えなくなり帯域幅が向上しなくなるので最適値がある 低容量化 低消費電力化 高速化 分解能が 2 ビット上がるにつれて約 20 倍消費電流が増加する 変換周波数が 1 桁上がると消費電流も 1 桁上がる 分解能を必要以上に上げることは極めて難しい 高精度化は困難であり 10bit レベルでの高速化の方が可能性が高い OP アンプ設計 OP アンプの利得は SNR+8dB 必要 OP アンプの GB 積は分解能 変換周波数で決まる OP アンプの最大 GB 積はデザインルールで決定される 分解能と変換周波数により最適なデザインルールが存在する 2004. 11. 26 TiTech A. Matsuzawa 73

ΣΔ 変調器の一般的な表現 ΣΔ 変調器は用いるフィルターのよってバンドパス型フィルター型や複素フィルター型など 様々な機能を実現できる Input signal フィルター 量子化器 Output signal X(z) + H(z) Q(z) Y(z) 1 z 一般化された伝達関数 H( z) 1 Y ( z) = X( z) + Q( z) 1 1 1 + H( z) z 1 + H( z) z H(z) は LPF, BPF, Complex など様々なものをとることができる K th order noise shaping Y ( z) = X( z ) + 1 K ( 1 z ) Q( z) DAC ノイズは入力にそのまま現れるためノイズシェーピングの効果を受けない ( 量子化器やフィルターのノイズはノイズシェーピングされる ) 2004. 11. 26 TiTech A. Matsuzawa 74

SNR, OSR, 系の次数 L, 量子化ビット 低い OSR で系の次数を上げるのは得策ではない 量子化ビットを上げるのは効果的ではあるが 高い DAC 精度を要求される 通常 DAC に DEM などのアベレージング技術を用いる 量子化ビット :1b 量子化ビット :3b R. Shreifier, J. Steensgaard, and G. C. Tems, pp. 631-662. in Trade-offs in Analog Circuit Design, Kluwer Academic Publishers 2004. 11. 26 TiTech A. Matsuzawa 75

ワイアレス通信に用いられる ΣΔADC 近年 ΣΔADC はワイアレス通信に用いられることが多い 理由 : 1) 高い SNR ダイナミックレンジが得られる 2)LPF だけでなく BPS フィルターなど各種のフィルターを用いることができる 3) デュアルバンド トリプルバンドへの対応が容易である ( フィルターと M を変更する ) T. Burger, Q. Huang, ISSCC 2001, pp.44 A 13.5mW, 185Msamples/s ΔΣ-Modulator for UMTS/GSM Dual-Standard IF Reception 2004. 11. 26 TiTech A. Matsuzawa 76

IF 周波数とサンプリングレート サンプリングレートはシンボルレートの整数倍に選ぶ IF はサンプリング周波数の 3/4 とした GSM: 高い SNR を要求 バンド幅は狭い WCDMA:SNR はあまり高くない バンド幅は広い (IF を高く選ぶほど前段のフィルターは簡単になる ) T. Burger, Q. Huang, ISSCC 2001, pp.44 フィルター特性 2004. 11. 26 TiTech A. Matsuzawa 77

ΣΔ 変調器 SCF を用いたバンドパスフィルター (WCDMA の時はフィードバックを追加してゼロを加える ) T. Burger, Q. Huang, ISSCC 2001, pp.44 ( 普通のスーパーカスコード型演算増幅器 ) GBW=500MHz 2004. 11. 26 TiTech A. Matsuzawa 78

評価結果 T. Burger, Q. Huang, ISSCC 2001, pp.44 2004. 11. 26 TiTech A. Matsuzawa 79

CT フィルターを用いた WCDMA 用 ΣΔADC WCDMのダイレクトコンバージョン用に適したΣΔADC CTフィルターを用い 0.18um, 1.8V 動作で70dBのダイナミックレンジを実現サンプリング周波数は153MHzで11.5mW ダイナミックレンジが広いのでダイレクトコンバージョンに適している ( バンドパス型ではない ) R. Van Veldhoven, K. Philips, B. Minnis, ISSCC 2002. 13.5 2004. 11. 26 TiTech A. Matsuzawa 80

複素フィルター型の ΣΔADC Low IF 型アーキテクチャー用の複素フィルターを用いた ΣΔ 型 ADC 76dB のダイナミックレンジを得ている 0.18um で 64MHz で動作させ 4.4mW の消費電力 K.Philips, ISSCC 2003, pp.64 A 4.4mW 76dB Complex ΣΔADC for Bluetooth Receivers 2004. 11. 26 TiTech A. Matsuzawa 81

フィルターの構成と評価結果 5 次の CT 型複素フィルター 64MHz で動作 IM3 は -82dB 以下の特性 2004. 11. 26 TiTech A. Matsuzawa 82

1.2V Dual-mode WCDMA/GPRS ΣΔ Modulator GPRS: 82dB, WCDMA: 70dB を達成した 0.13umCMOS, 1.2V 動作で消費電力は約 3mW A. Dezzani, E. Andre, ISSCC 2003, 3.3, pp.58 2004. 11. 26 TiTech A. Matsuzawa 83

25MS/s, 14b, 200mW ΣΔADC 5 次の系と4ビットの量子化器を用い200MHzで動作させた 通常のSCF 回路を用いている DACの精度を上げるためにDEMを用いている 0.18umCMOSを使用 P. Balmelli and Q. hung, ISSCC 2004, 4.2, pp.74 2004. 11. 26 TiTech A. Matsuzawa 84

性能 25MS/s, 14b, 200mW を達成 2004. 11. 26 TiTech A. Matsuzawa 85

ワイアレス用オーバーサンプリング ADC オーバーサンプリング型 ADC はワイアレス用として非常に期待が持てる ただし 数 10MHz 以上のバンド幅を必要とするシステムへの適用はチャレンジャブルな目標 オーバーサンプリング数もしくはモデュレータ段数を上げれば容易に高い SNR を得ることができる フィルターのタイプを選ぶことで容易に様々なワイアレスシステムアーキテクチャに対応できる -- LPF 型 : ベースバンド処理 -- バンドパス型 : IF 処理 (100MHz 程度まで可能 ) -- 複素型 : 低 IF 処理 周波数とフィルター特性を変えるだけで様々な規格に対応できる 低電圧化し易い (= 微細プロセスが使用できる ) 各信号にあまり高いダイナミックレンジを要求しないオペアンプに極端に高い利得を必要としない比較器に高い精度を要求しない ただし DAC の精度が必要で DEM などのアベレージング手法が必要 CT 型ではクロックジッターに弱く 実用化において制約がある 各回路の高速化を図ることでいかに実効的 SNR を高められるかがポイント 2004. 11. 26 TiTech A. Matsuzawa 86

まとめ ワイアレスの世界は携帯電話を含め SoC 化に向かっている 究極のシステム集積を見据えた開発が必要 CMOS 回路技術 (RF 回路および高性能 ADC 開発 シンセザイザー アクティブフィルターなど ) の開発を加速すべき 低電圧動作など高い技術力が必要 SiGe BiCMOS が RF 性能は高いが システム集積では CMOS 用途によって決定すべし 2004. 11. 26 TiTech A. Matsuzawa 87