無線通信デバイスの技術動向松澤昭東京工業大学大学院理工学研究科電子物理工学専攻 TiTech A. Matsuzawa 1

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1 無線通信デバイスの技術動向松澤昭東京工業大学大学院理工学研究科電子物理工学専攻 TiTech A. Matsuzawa 1

2 Contents 全体の方向性 CMOS アナログ RF 技術今度のデバイス性能動向アーキテクチャ回路技術研究室紹介まとめ TiTech A. Matsuzawa 2

3 全体の方向性 TiTech A. Matsuzawa 3

4 ワイアレスシステム今後増大するワイアレスシステムの規格 LSI の開発を合理的に進める必要がある TiTech A. Matsuzawa 4

5 マルチスタンダード化たくさんのワイアレス規格を携帯に実装する必要が出てく The cellular phone needs 11 wireless standardin the future!! Multi-standards and multi chips IMT-2000 RF GSM RF IMT-2000 BB GSM BB Current Bluetooth RF GPS RF Bluetoth BB GPS BB MCU Power Unification Future Yrjo Neuvo, ISSCC 2004, pp.32 Reconfigurable RF RF 部分の統 DSP BB 部分の統 TiTech A. Matsuzawa 5

6 チップ構成の方向 ADC, DAC を含むアナログ RF 回路が SoC に全て集積される方アナログ現 RF+IF RF+IF + アナログアナログBB BB ADC/DAC ADC/DAC アプリチップ + デジタルデジタルBB アプリチップ BB 今 RF+IF RF+IF + アナログアナログBB BB +ADC/DAC +ADC/DAC CMOSもしくはデジタルデジタルデジタルBB BB + アプリアプリ微細近い将 RF+BB RF+BB 微細 TiTech A. Matsuzawa 6

7 最新の携帯電話用 RF CMOS チップ Infineon, GSM 用, 0.13um 2004 年夏より量産 TI, GSM 用, 90nm QUALCOM, CDMA2000 用, 2005 年より量産日経エレクトロニクス 2004 年号 TiTech A. Matsuzawa 7

8 RF CMOS チップの開発状況ワイアレス LAN は CMOS で決まり携帯電話も CMOS 化が急速に進日経エレクトロニクス 2004 年号 TiTech A. Matsuzawa 8

9 ワンチップ化への流れ日経エレクトロニクス 2004 年号 TiTech A. Matsuzawa 9

10 現在のアーキテクチャ A simpler architecture should be chosen to reduce power, area, and cost. 1) Super Heterodyne (Larger power, cost) RF IRF LNA RF IRF 1 st Mixer IF SAW 2 nd Mixer VGA LPF ADC To Digital 2) Homodyne (Zero IF) 3) Low IF 1-2 GHz GHz LNA Mixer LPF VGA ADC 1-2 GHz (Middle position) Synthesizer 250 MHz 20 MHz 1 st Synthesizer 2 nd Synthesizer (Lower power and cost, however..., ) 1-2 GHz To Digital Digital processing DC offset Lo leak 1/f noise Image reject?? LNA Mixer BPF VGA ADC Mixer LPF 1-2 GHz 50 MHz Synthesizer 1-2 GHz OSC TiTech A. Matsuzawa 10

11 今後のアーキテクチャアナログ回路をできるだけデジタル回路に置き換える方 ADC の開発が鍵になる 4) Low IF with ΣΔAD Digital processing LNA Mixer BPF Quantizer Mixer LPF 1-2 GHz 50 MHz 1-2 GHz Synthesizer OSC 5) Digital architecture LNA 1-2 GHz Sampled data LPF ΣΔAD LPF Quantizer Digital processing Mixer LPF Bluetooth receiver 0.13um CMOS 1.5V OSC Synthesizer 1-2 GHz K. Muhammad (TI), et al., ISSCC2004, pp TiTech A. Matsuzawa 11

RF CMOS チップの SoC 化 Wireless LAN, 802.11 a/b/g 0.25um, 2.

12 RF CMOS チップの SoC 化 Wireless LAN, a/b/g 0.25um, 2.5V, 23mm 2, 5GHz Discrete-time Bluetooth 0.13um, 1.5V, 2.4GHz SoC M. Zargari (Atheros), et al., ISSCC 2004, pp.96 K. Muhammad (TI), et al., ISSCC2004, pp TiTech A. Matsuzawa 12

13 Cost up issue by analog parts The cost of mixed A/D LSI will increase when using a deep sub-micron device, due to the increase of the cost of non-scalable analog parts. Large analog may be unacceptable. Some analog circuits should be replaced by digital circuits I/O Analog 0.35um 0.25um 0.18um 0.13um Chip area Digital TiTech A. Matsuzawa (0.35um : 1) Wafer cost increases 1.3x for one generation 0.35um 0.25um 0.18um 0.13um Chip cost

14 アナログ RF 回路の面積 RF CMOS SoI においてはアナログ RF の面積は 15% 程度まで抑えなければならない TiTech A. Matsuzawa 14

15 CMOS アナログ RF 技術 TiTech A. Matsuzawa 15

16 Why CMOS? Low cost Must be the biggest motivation CMOS is 30-40% lower than Bi-CMOS High level system integration CMOS is one or two generations advanced CMOS can realize a full system integration Stable supply and multi-foundries Fabs for SiGe-BiCMOS are very limited. Slow price decrease and limited product capability Easy to use Universities and start-up companies can use CMOS with low usage fee, but SiGe is difficult to use such programs TiTech A. Matsuzawa 16

17 Wafer cost example Wafer cost of SiGe BiCMOS is 30-40% higher than CMOS at the same generation, however almost same as one generation advanced CMOS _C 45% 0.25_C 45% 0.25SiGe_BC Low cost SiGe 0.25_SiGe_BC 23% 0.18um_C 30% 0.15um_C 0.13um_C TiTech A. Matsuzawa 17 7M 6M 5M 4M 3M Dataquest March SiGe estimation

18 RF CMOS device technology RF CMOS needs some process options, however significant cost increase can t be accepted. Varactor High Rsub Small loss ESD Higher voltage Hi-Q inductor RF CMOS Thicker Metal Small Mismatch High-R Larger Cap. Conventional CMOS technology TiTech A. Matsuzawa 18

19 Gm I V 2 MOS vs SiGe-Bip MOS ds eff 1 f Tpeak 2 W b I ds 100mV 2 F 2G min p f g m ft 4x Almost same I U Lower and low Id (larger gm) SiGe-Bip ds T v L sat I ds 26mV g 1 Gp f gm ft 2x V*fT 100VGHz 200VGHz TiTech A. Matsuzawa 19

20 MOS vs SiGe-Bip Rg,Rb MOS Same SiGe-Bip Much better 1/f noise Mismatch mv T ox LW ( nm) ( um) Better Cost (SiGe-BiCMOS) Low gm or larger current Voltage lowering Geometry dependence High gm or smaller current Low noise and mismatch Less geometry dependence TiTech A. Matsuzawa 20

21 チャネル長の選定 L により性能が変わるさまざまな考慮で最適点を決めていく Log 大きゲート容トランジスタの面出力抵 DC ゲイ周波数特 1/f ノイ V T ばらつ C 電流源ばらつ ro G ω gs T = = CoxLW S = L L g C m 1.3 V 1 1 n LW L 1 1 W ΔV T = Qα LW α L L ΔI ds 2ΔVT σvt 2μCOX = I V L ni ds p r o + C ox eff L g L m 2 2 L + GC gd L ds 小さ Log L 大き TiTech A. Matsuzawa 21

22 CMOS のアナログ特性の特徴 gm/ids はバイポーラの 1/3 程度スケーリングにより f T は向上しかし動作電圧は低下スイッチと容量が使用できる相補回路が実現し易い入力インピーダンスが高い電圧可変コンダクタンスが実現可能バイポーラのようにキャリア蓄積の影響が無いミスマッチ電圧や 1/f ノイズが大きい精度 ( ミスマッチ電圧容量 ) や 1/f ノイズはサイズ依存が大きい基板の影響を受けやすいデジタルとの混載が容易 Bi-CMOS に比べて低コスト TiTech A. Matsuzawa 22

23 Principal design for RF CMOS Use small size devices and compensate the accuracy and 1/f noise degradation. Small parasitic capacitance is imperative. Much smaller capacitance is needed to keep higher cutoff frequency under the lower gm condition Small size results in increase of mismatch voltage and 1/f noise Should be addressed by analog or digital compensation, not by increase of device size. Keep the voltage swing high as possible to realize higher SNR The noise level is higher and gm is lower than those of bipolar. Use digital technology rather than analog technology Performance increase and power and area decrease are promised by scaling. Analog is not so TiTech A. Matsuzawa 23

24 Scaling Rule: Basic principle of LSI technology Scaling rule can improve almost all the performances of LSI Scaling also realizes higher integration and lower LSI cost. L tox W Scaling Device/Circuit parameter Scaling Factor Device dimensions L, W, Tox 1/S Doping concentration S S 2 Voltage 1/S Field 1 Current 1/S Gate Delay 1/S Power dissipation/device 1/S TiTech A. Matsuzawa 24

25 Difficulty of analog in LSI technology Dynamic range has been reduced with the technology scaling. New circuit technology or architecture are needed Performance (Log) Integration Speed 1 2 L 1 L 1.5 L W tox Xj 0.7x Leff Scaling Rule Scaling 1 Design Rule (Log) Dynamic range = 1.5 L Signal swing Noise + mismatch TiTech A. Matsuzawa 25

26 Scaled CMOS technology Current Scaled CMOS technology is very artistic TiTech A. Matsuzawa 26

27 Performance trend of micro-processors Performance of micro-processors has increased with device scaling. Operating frequency 1GHz 700MHz 500MHz 400MHz 300MHz 200MHz 100MHz R4400 Pentium R3000 V810 R4200 SuuperSparc SH2 NEC times/ 2 years TiTech A. Matsuzawa PPC604e P6MMX2 US-2 P6 P6 R PPC750 R4400 Pentium MMX R10000 P6 R10000 SA110 R5000 V830R SH4 US SA110 R4300 V832 V830 R4300 R3900 SH3 SH3 IBM High-end Year US Merced P7 R14000 Embedded PC (CY)

28 GHz operation by CMOS Cutoff frequency of MOS becomes higher along with technology scaling and now attains over 100GHz. Frequency (Hz) 100G 50G 20G 10G 5G 2G 0.35um Cellular Phone 0.25um 0.18um CDMA 0.13um f T 5GHz W-LAN f T : CMOS f T : Bipolar (w/o SiGe) /10 (CMOS ) RF circuits f T /60 (CMOS ) Digital circuits f f T Tpeak gm 2πC in v 2πL sat eff 1G 500M IEEE 1394 D R/C for HDD 200M 100M Year TiTech A. Matsuzawa 28

Small current in substrate. PAD and ESD structure.

29 Minimum noise figure: Fmin F min has been improved, however saturated at 1dB. Technical points High f T and low gate resistance. Small current in substrate. PAD and ESD structure. F min γ 1 + α f f o T κ g m R e q αδ + κg R m e q Output M2 Imput L1 Cpi Rsub Ls M TiTech A. Matsuzawa 29

30 I ds and V eff optimization Adjust the I ds and V eff for optimization of a gain, a noise and a distortion. Dynamic range of LNA is proportional to the I ds. gm Gain QiQo IIP 3 V eff ωc DR LNA IIP F 1 3 LNA L g m r s V eff I ds r s 動作電流の設定 Higher I ds 大きいほど高性能 db Lower I ds NF Gain V eff の設定 NF, IP 3, Gain 整合などのチェック高 :g m 小 f T 高歪小低 : g m 小 f T 低歪大 V eff 高, W 小 V eff 小, W 大 V eff V 3 rd distortion eff I W ds YES OK? NO TiTech A. Matsuzawa 30

31 Mixer The passive mixer can be realized by CMOS only. High linearity, no 1/f noise effect, and low power are learized. Active mixer (same as bipolar) Passive mixer (MOS only) High conversion gain High isolation Larger power Larger distortion Larger 1/f noise Low power High linearity No 1/F noise No conversion gain No isolation, Bi-directional V in Vo R L R L Vo Lo Lo Vo Vo Lo Lo Lo Lo Lo Vin Vin V in TiTech A. Matsuzawa 31

32 1/f noise 1/f noise of MOS is larger than that of bipolar. For the lower 1/f noise, the larger gate area is needed. V 2 nf = Svf LW Δf f 2, Svf Tox TiTech A. Matsuzawa 32

33 1/f noise generation 1/f noise from mixer circuits causes serious problem in direct conversion and low IF conversion. 1/f noise can be expressed as small imbalance signal to the differential pair. This voltage modulates the switching timing. This effect can be expressed as a narrow current pulse train Filtered (Integrated) pulse train generates 1/f noise on the Load. H. Darabi and A. Abidi; JSC, vol. 35, No. 1, pp.15-25, Jan TiTech A. Matsuzawa 33

34 CMOS oscillator circuits E. Hegazi, ISSCC 2001 Basic Low power (gm is higher) Low noise by filtering Vo L L Vo Vo L L Vo Vo Vc L C L C Vo Vc C C Vc C C Vb Vb Hi-Z at 2fo Cs Vb Lx Cx (a) (b) TiTech A. Matsuzawa 34 (c)

35 Optimization Careful optimization reduces the oscillator phase noise. L f min ( m) = kt γ V dd ω 2 ol ind fo + Q V dd Veff, 1 fm Phase noise Oscillation amplitude 2V dd V o L L V o I opt Bias current C C V c V b M 2 M 3 M 1 : V eff1, L 1, W 1 Small W 2, W 3 for higher amplitude and low C p Sufficient W 2, W 3 for acceptable gm Large V dd Large V eff1, but take care of V o reduction Large L 1, W 1 to reduce 1/f noise Proper W/L for M 2, M 3 Higher Q Larger QL ind for Lower I opt TiTech A. Matsuzawa 35

The larger voltage swing in MOS Oscillator realizes lower oscillation phase

36 Oscillator phase noise progress The phase noise in CMOS oscillator becomes lower than that of bipolar. The larger voltage swing in MOS Oscillator realizes lower oscillation phase noise. (High Q inductance is also very effective to reduce phase noise) ( ) 1 1 Q L fm 2 2 Vo f f o m TiTech A. Matsuzawa 36

37 Advantage of SiGe Bi-CMOS SiGe Bip has a great advantage in power consumption Alcatel 1) Oki Broadcom Conexant Mitsubishi Process CMOS 0.25um CMOS 0.35um CMOS 0.35um SiGe-BiCMOS 0.5um Si-BiCMOS 0.5um Chip size 40.1mm2 18.0mm2 17.0mm2 Rx_Sens. -80dBm -77dBm -80dBm -78dBm -80dBm Tx_Power +2dBm +2.5dBm +5dBm +2dBm 0dBm Id Rx Tx 50mA 70mA 47mA 66mA 46mA 47mA 12mA 16.4mA 34.4mA 44.0mA Vdd 2.5V V 3V(?) V V TiTech A. Matsuzawa 37

38 ファウンドリーの状況 CMOS は 90nm, SiGe BiCMOS は 0.13um が開発 TiTech A. Matsuzawa 38

39 Potential and limitation of RF CMOS Potential RF CMOS are going to be major in wireless products. SiGe Bi-CMOS technology will be used for only extremely low noise and low power RF products. 60GHz or 100GHz CMOS circuits has already developed. Limitation For low noise and low power characteristics in RF circuit, SiGe bipolar technology must be better than CMOS. High power PA will not be integrated on scaled CMOS chip, due to low efficiency and needs low voltage operation. Use of further advanced technology beyond 90nm would has some issues. This is because low analog operating voltage of less than 0.9V and chip and development cost increase TiTech A. Matsuzawa 39

40 Principal design for RF CMOS Use small size devices and compensate the accuracy and 1/f noise degradation. Small parasitic capacitance is imperative. Much smaller capacitance is needed to keep higher cutoff frequency under the lower gm condition Small size results in increase of mismatch voltage and 1/f noise Should be addressed by analog or digital compensation, not by increase of device size. Keep the voltage swing on a high as possible to realize higher SNR The noise level is higher and gm is lower than those of bipolar. Use the digital technology rather than the analog technology Performance increase and power and area decrease are promised by scaling. Analog is not so TiTech A. Matsuzawa 40

41 Expectation for new passive devices This would sound inconsistent with RF CMOS technology RF CMOS technology is going to reducing analog and passive components. However, passives are still important High Q inductance VCO: reduce power and phase noise LNA: reduce power and noise figure Tunable inductor Multi frequency, yet single inductance. Reconfigurable RF circuits RF band pass filter RF switches TX/RX Select frequency bands to address multi-standards Reconfigurable RF circuits On chip solid reference Oscillator TiTech A. Matsuzawa 41

42 Variable Inductor Sliding plate can vary inductance by 50%. Wide tunable range VCO (2.4GHz to 5.1GHz) has been realized TiTech A. Matsuzawa 42

circuits; As a result, enables reconfigurable RF circuits J.

43 RF MEMS switch Mechanical low-loss integrated switch enables; Select or change inductance and capacitance Select signals and circuits; As a result, enables reconfigurable RF circuits J. DeNatale, ISSCC 2004, pp TiTech A. Matsuzawa 43

44 Micromechanical-Disc Reference Oscillator MEMS technology will realize an on-chip solid reference oscillator Fo=61MHz Q=48, dBc/Hz far-end 1KHz Yu-Wei Lin, et al., ISSCC 2004, pp TiTech A. Matsuzawa 44

45 Summary RF-CMOS technology Becomes major Performance increase and full system integration due to scaling Development of suitable circuits and architecture Small analog and large digital is a right way Low cost and huge supply capacity However, some issues For low power and now noise, SiGe Bi-CMOS is better LV design and cost-up issues on further scaled CMOS beyond 90nm Expectation of new passive device Great demand for reconfigurable RF circuits: Switches for the reconfigurability On chip RF filter and Oscillator High quality and tunable inductance TiTech A. Matsuzawa 45

46 Future device trend TiTech A. Matsuzawa 46

47 現在の SoC 用トランジスタ現在の SoC の量産プロセスである 0.13um ルールのトランジスタ原子レベルの制御が求められる松下電器 TiTech A. Matsuzawa 47

48 CMOS の微細化と高周波特性の向上微細化と f T の上昇は今後も続くが TiTech A. Matsuzawa 48

49 微細化と動作電圧微細化による動作電圧の低下は緩和されたものの今後の CMOS は 1V 以下の電圧で動作さなければならない TiTech A. Matsuzawa 49

50 微細化とノイズ微細化とともに熱雑音係数は増大微細化とともに 1/f ノイズは減少するが Hi-K の導入は 1/f ノイズを増大させる TiTech A. Matsuzawa 50

51 1/f ノイズと V T ミスマッチトレンド 1/f ノイズの係数は比較的順調に減少と予 V T ミスマッチはあまり改善されないと予測 C. H. Diaz, et al., IEEE, Tran on ED, Vol. 50, pp TiTech A. Matsuzawa 51

52 微細デバイスのドレイン抵抗微細デバイスではポケット注入を用いていることによりチャネル長を伸ばしても V A つまりはドレイン抵抗はあまり上がらないつまり微細プロセスでは DC 利得が極めてあげにくいことを意味する r ds 1 g ds V A + V I ds eff D, Buss, et al., IEEE, Tran on ED, Vol. 50, pp TiTech A. Matsuzawa 52

53 インダクタンストレンド配線層数の増加や最上層配線の厚膜化などによりインダクタンスの Q は増加傾最近のインダクタは 6um 程度の厚さを用いて 20 以上の Q を得ているものもある C. H. Diaz, et al., IEEE, Tran on ED, Vol. 50, pp TiTech A. Matsuzawa 53

54 アーキテクチャと回路技術 TiTech A. Matsuzawa 54

55 現在のアーキテクチャ A simpler architecture should be chosen to reduce power, area, and cost. 1) Super Heterodyne (Larger power, cost) RF IRF LNA RF IRF 1 st Mixer IF SAW 2 nd Mixer VGA LPF ADC To Digital 2) Homodyne (Zero IF) 3) Low IF 1-2 GHz GHz LNA Mixer LPF VGA ADC 1-2 GHz (Middle position) Synthesizer 250 MHz 20 MHz 1 st Synthesizer 2 nd Synthesizer (Lower power and cost, however..., ) 1-2 GHz To Digital Digital processing DC offset Lo leak 1/f noise Image reject?? LNA Mixer BPF VGA ADC Mixer LPF 1-2 GHz 50 MHz Synthesizer 1-2 GHz OSC TiTech A. Matsuzawa 55

56 今後のアーキテクチャアナログ回路をできるだけデジタル回路に置き換える方 ADC の開発が鍵になる 4) Low IF with ΣΔADC ΣΔADC Digital processing LNA Mixer BPF Quantizer Mixer LPF 1-2 GHz 50 MHz 1-2 GHz Synthesizer OSC 5) Digital architecture LNA 1-2 GHz Sampled data LPF ΣΔADC LPF Quantizer Digital processing Mixer LPF Bluetooth receiver 0.13um CMOS 1.5V OSC Synthesizer 1-2 GHz K. Muhammad (TI), et al., ISSCC2004, pp TiTech A. Matsuzawa 56

57 技術の選択枝バイポー CMOS アナデジ混在技アナログ技デジタル技時間連続時間離散デジタル信号処最適化技補正技デジタ制御 TiTech A. Matsuzawa 57

58 アナデジ混載 SoC の開発戦略最適なシステム回路構成をいかに実現するアナデジ混載システの一般構成外部信アナログ回路 A/D A/D D/A D/A コンバータデジタル回路以下の項目を考慮して決定すべき ( かなりの複雑性能: 感度エラーレートセパレーション消費電力: トータルでの低消費電力機能: 複数規格への対応プログラマビリコスト: プロセスコスト ( オプション ) 占有面積ポータビリティー: マルチファウンドリー対応スケーラビリティ: 多世代技術への対応再利用性: システム回路の再利用容易性設計品質: PVT 安定性ノイズ耐性テスト容易性: TiTech A. Matsuzawa 58

59 CMOS アナログ回路の設計指針 CMOS アナログ回路は単なるバイポーラ回路の置き換えでは成功しない CMOS の特徴を活かした回路システム技術を用いるべきであるデジタルで実現できるものはデジタルでまずはデジタルでの実現を検討しアナログが格別な優位性がなければデジタルにするオーバーサンプリング (ΣΔ 変調 ) などの先端 DSP 技術を検討するこれによりアナログ前処理回路への要求が緩和されることが多い微細化低電圧化が可能な回路を用いる微細化はアナログにおいても広帯域化高速化低電力化の切り札であるこのためには低電圧化が可能な回路を用いる高精度化はサイズの最適化アナログ補正デジタル補正の順に検討する精度はサイズに依存するのでまずこの最適化を検討すべきしかし高精度化はサイズの増加を伴い性能劣化を招くので補正技術によりサイズが小さくとも高精度化が図れるようにする TiTech A. Matsuzawa 59

60 ワイアレスシステム LSI 開発のポイント従来ネットワーク規格性能仕様ごとに開発されていたアナログ RF 回路をリコンフィギュラブルスケーラブルにすることで設定により様々な規格仕様に対応可能とするアナログ回路を最小にする可変インダクタ MEMS スイッ RF リコンフィギュラブスケーラブル ΣΔADC, DAC ADC, DAC リコンフィギュラブスケーラブル LNA, Mixer VCO ADC デジタル信号処 PA, Mixer VCO DAC TiTech A. Matsuzawa 60

61 サンプリングミキサーを用いた Bluetooth チップサンプリングミキサーを用いてアナログの低電圧化小面積化に対 K. Muhammad (TI), et al., ISSCC2004, pp TiTech A. Matsuzawa 61

62 サンプリングミキサー 2.4GHz でサンプリングし容量を用いた移動平均フィルターで高域を減衰させるサンプリング回路はミキサー作用があるが不要な信号やノイズを拾い SNR が悪い TiTech A. Matsuzawa 62

63 ADC in wireless system IF or BB LNA Mixer Filter ADC To DSP VCO1 VCO2 ワイアレスシステムのデジタル化に伴いほとんどの処理をデジタルで行うためベースバンドアナログは簡単なものになろうとしているしかしながら ADC はますます高性能が要求される GSM: >75dB (13bit) BW=200KHz UMTS: >60dB (10bit) BW=5MHz Software radio: 80 db (14b) BW=100MHz? UWB: 6 bit BW=500MHz? TiTech A. Matsuzawa 63

64 ワイアレスシステムの規格と ADC ΣΔADC の帯域は 25MHz, 分解能 14 ビットに達しパイプライン ADC と重なっているパイプライン型 ADC の変換周波数は 200MHz 程度にとどまっている TiTech A. Matsuzawa 64

65 パイプライン型 ADC の性能 10~14ビットの分解能で変換速度が1MHzから100MHz 程度のADCはパイプライン型が主流である 14ビットは75MHz 程度 10~12ビットで200MHz 程度が現在の実力である TiTech A. Matsuzawa 65

66 パイプライン型 ADC の構成単位変換回路を縦続接続各単位変換回路は入力信号を標本化し参照電圧と比較を行い M ビットの変換 ADC の出力により DAC が出力する電圧が変化入力信号と DAC の出力する電圧の差分を 2 M 倍して後段に出力 MSB M ビット M ビット M ビット M ビット LSB V in stage1 stage2 stage3 stage4 stagen S/H ADC (M bit) 単位変換回路 DAC (M bit) + 2 M + Amplifier TiTech A. Matsuzawa 66

67 パイプライン型 ADC の構成 ADC -V ref +V ref SW3 サンプリングフェーズで V in をしきい値電圧と比較 DAC 端子は比較出力に応じた +/ V ref もしくは接地電位が印加される差分増幅フェーズで V in -DAC/2 の 2 倍の出力 clk Vin clk DAC SW1 S C s SW2 + OpAmp V out = 2 V in V + 2 ref V,0, 2 ref DAC SW1 f C s C f clk OpAmp (-V ref, 0,V ref ) DAC C s OpAmp Vin + Vin + C f C f clk clk Subtracting and amplifying phase Sampling Phase TiTech A. Matsuzawa 67

68 パイプライン型 ADC の設計 INL, DNL 容量ミスマッチ精度 : 補正が可能 OP アンプの利得 : 十分な利得にすることで対処可能 SNR 主としてデバイスノイズと容量で決定 : 本質的な課題変換速度主として OP アンプの帯域で決定消費電力 OP アンプおよび S/H 回路で決定 TiTech A. Matsuzawa 68

69 ノイズ kt/c ノイズからは分解能が 2 ビット上がる毎に必要容量は 1 桁上昇する分解能と必要容量 V ref =1.0V とすると 10bit: 0.1pF 12bit: 2pF 14bit: 30pF V ref =2.0V とすると 10bit: 0.025pF 12bit: 0.5pF 14bit: 8pF 参照電圧の 2 乗に反比例 C V N 19 2 ref TiTech A. Matsuzawa 69

70 利得帯域幅積 (GBW) OP アンプの GBW は変換周波数のおよそ 10 倍から 15 倍程度必要 t ss は変換の半周期の 2/3 β=1/3 としたとき TiTech A. Matsuzawa 70

71 オペアンプの設計 : 動作電流分解能が 2 ビット上がるにつれて約 20 倍消費電流が増加する変換周波数が 1 桁上がると消費電流も 1 桁上がる V ref =1.0V の場合 C V N 19 2 ref 2 I s 2. 5C N f c I s N 19 N 2 2 Vref f c TiTech A. Matsuzawa 71

72 オペアンプの設計 : 動作電流 V ref を 2 倍に上げると消費電流は 1/4 になる I s N 2N Vref f c V ref =2.0V の場合 TiTech A. Matsuzawa 72

73 パイプライン ADC まとめ ADC のエラーは容量比精度が支配的だが校正可能容量比精度上分解能を 2 ビット上げると容量は 1 桁増加する容量比精度による誤差が発生しても誤差補正回路により校正可能である OP アンプと比較器のオフセット電圧は殆ど影響しないノイズは結局 kt/c で決まり低ノイズのためには大容量が必要 kt/c ノイズからは分解能が 2 ビット上がる毎に必要容量は 1 桁上昇する 1/f ノイズはフリッカーとして影響を与えるのでチョッパーキャンセルを用いるべきである電圧振幅を大きくすることが全てにおいて有利だが微細 MOS を使えなくなり帯域幅が向上しなくなるので最適値がある低容量化低消費電力化高速化分解能が 2 ビット上がるにつれて約 20 倍消費電流が増加する変換周波数が 1 桁上がると消費電流も 1 桁上がる分解能を必要以上に上げることは極めて難しい高精度化は困難であり 10bit レベルでの高速化の方が可能性が高い OP アンプ設計 OP アンプの利得は SNR+8dB 必要 OP アンプの GB 積は分解能変換周波数で決まる OP アンプの最大 GB 積はデザインルールで決定される分解能と変換周波数により最適なデザインルールが存在する TiTech A. Matsuzawa 73

74 ΣΔ 変調器の一般的な表現 ΣΔ 変調器は用いるフィルターのよってバンドパス型フィルター型や複素フィルター型など様々な機能を実現できる Input signal フィルター量子化器 Output signal X(z) + H(z) Q(z) Y(z) 1 z 一般化された伝達関数 H( z) 1 Y ( z) = X( z) + Q( z) H( z) z 1 + H( z) z H(z) は LPF, BPF, Complex など様々なものをとることができる K th order noise shaping Y ( z) = X( z ) + 1 K ( 1 z ) Q( z) DAC ノイズは入力にそのまま現れるためノイズシェーピングの効果を受けない ( 量子化器やフィルターのノイズはノイズシェーピングされる ) TiTech A. Matsuzawa 74

Shreifier, J. Steensgaard, and G. C. Tems, pp. 631-662.

75 SNR, OSR, 系の次数 L, 量子化ビット低い OSR で系の次数を上げるのは得策ではない量子化ビットを上げるのは効果的ではあるが高い DAC 精度を要求される通常 DAC に DEM などのアベレージング技術を用いる量子化ビット :1b 量子化ビット :3b R. Shreifier, J. Steensgaard, and G. C. Tems, pp in Trade-offs in Analog Circuit Design, Kluwer Academic Publishers TiTech A. Matsuzawa 75

M を変更する ) T. Burger, Q. Huang, ISSCC 2001, pp.44 A 13.

76 ワイアレス通信に用いられる ΣΔADC 近年 ΣΔADC はワイアレス通信に用いられることが多い理由 : 1) 高い SNR ダイナミックレンジが得られる 2)LPF だけでなく BPS フィルターなど各種のフィルターを用いることができる 3) デュアルバンドトリプルバンドへの対応が容易である ( フィルターと M を変更する ) T. Burger, Q. Huang, ISSCC 2001, pp.44 A 13.5mW, 185Msamples/s ΔΣ-Modulator for UMTS/GSM Dual-Standard IF Reception TiTech A. Matsuzawa 76

77 IF 周波数とサンプリングレートサンプリングレートはシンボルレートの整数倍に選ぶ IF はサンプリング周波数の 3/4 とした GSM: 高い SNR を要求バンド幅は狭い WCDMA:SNR はあまり高くないバンド幅は広い (IF を高く選ぶほど前段のフィルターは簡単になる ) T. Burger, Q. Huang, ISSCC 2001, pp.44 フィルター特性 TiTech A. Matsuzawa 77

78 ΣΔ 変調器 SCF を用いたバンドパスフィルター (WCDMA の時はフィードバックを追加してゼロを加える ) T. Burger, Q. Huang, ISSCC 2001, pp.44 ( 普通のスーパーカスコード型演算増幅器 ) GBW=500MHz TiTech A. Matsuzawa 78

79 評価結果 T. Burger, Q. Huang, ISSCC 2001, pp TiTech A. Matsuzawa 79

80 CT フィルターを用いた WCDMA 用 ΣΔADC WCDMのダイレクトコンバージョン用に適したΣΔADC CTフィルターを用い 0.18um, 1.8V 動作で70dBのダイナミックレンジを実現サンプリング周波数は153MHzで11.5mW ダイナミックレンジが広いのでダイレクトコンバージョンに適している ( バンドパス型ではない ) R. Van Veldhoven, K. Philips, B. Minnis, ISSCC TiTech A. Matsuzawa 80

81 複素フィルター型の ΣΔADC Low IF 型アーキテクチャー用の複素フィルターを用いた ΣΔ 型 ADC 76dB のダイナミックレンジを得ている 0.18um で 64MHz で動作させ 4.4mW の消費電力 K.Philips, ISSCC 2003, pp.64 A 4.4mW 76dB Complex ΣΔADC for Bluetooth Receivers TiTech A. Matsuzawa 81

82 フィルターの構成と評価結果 5 次の CT 型複素フィルター 64MHz で動作 IM3 は -82dB 以下の特性 TiTech A. Matsuzawa 82

83 1.2V Dual-mode WCDMA/GPRS ΣΔ Modulator GPRS: 82dB, WCDMA: 70dB を達成した 0.13umCMOS, 1.2V 動作で消費電力は約 3mW A. Dezzani, E. Andre, ISSCC 2003, 3.3, pp TiTech A. Matsuzawa 83

84 25MS/s, 14b, 200mW ΣΔADC 5 次の系と4ビットの量子化器を用い200MHzで動作させた通常のSCF 回路を用いている DACの精度を上げるためにDEMを用いている 0.18umCMOSを使用 P. Balmelli and Q. hung, ISSCC 2004, 4.2, pp TiTech A. Matsuzawa 84

85 性能 25MS/s, 14b, 200mW を達成 TiTech A. Matsuzawa 85

86 ワイアレス用オーバーサンプリング ADC オーバーサンプリング型 ADC はワイアレス用として非常に期待が持てるただし数 10MHz 以上のバンド幅を必要とするシステムへの適用はチャレンジャブルな目標オーバーサンプリング数もしくはモデュレータ段数を上げれば容易に高い SNR を得ることができるフィルターのタイプを選ぶことで容易に様々なワイアレスシステムアーキテクチャに対応できる -- LPF 型 : ベースバンド処理 -- バンドパス型 : IF 処理 (100MHz 程度まで可能 ) -- 複素型 : 低 IF 処理周波数とフィルター特性を変えるだけで様々な規格に対応できる低電圧化し易い (= 微細プロセスが使用できる ) 各信号にあまり高いダイナミックレンジを要求しないオペアンプに極端に高い利得を必要としない比較器に高い精度を要求しないただし DAC の精度が必要で DEM などのアベレージング手法が必要 CT 型ではクロックジッターに弱く実用化において制約がある各回路の高速化を図ることでいかに実効的 SNR を高められるかがポイント TiTech A. Matsuzawa 86

87 まとめワイアレスの世界は携帯電話を含め SoC 化に向かっている究極のシステム集積を見据えた開発が必要 CMOS 回路技術 (RF 回路および高性能 ADC 開発シンセザイザーアクティブフィルターなど ) の開発を加速すべき低電圧動作など高い技術力が必要 SiGe BiCMOS が RF 性能は高いがシステム集積では CMOS 用途によって決定すべし TiTech A. Matsuzawa 87

D80 を使用したオペレーション GSL システム周波数特性アンプコントローラー設定. Arc 及びLine 設定ラインアレイスピーカーを2 から7 までの傾斜角度に湾曲したアレイセクションで使用する場合 Arcモードを用います Lineモード

D80 を使用したオペレーション GSL システム周波数特性アンプコントローラー設定. Arc 及びLine 設定ラインアレイスピーカーを2 から7 までの傾斜角度に湾曲したアレイセクションで使用する場合 Arcモードを用います Lineモード D8 を使用したオペレーション GSL システム周波数特性アンプコントローラー設定 Arc 及びLine 設定ラインアレイスピーカーを2 から7 までの傾斜角度に湾曲したアレイセクションで使用する場合 Arcモードを用います Lineモードアンプ1 台あたりの最大スピーカー数 SL-SUB SL-GSUB - - - - は 3つ以上の連続したから1 までの傾斜設定のロングスローアレイセクションで使用する場合に用います

無線通信デバイスの技術動向 松澤昭 東京工業大学大学院理工学研究科電子物理工学専攻 TiTech A. Matsuzawa 1

無線通信デバイスの技術動向松澤昭東京工業大学大学院理工学研究科電子物理工学専攻 TiTech A. Matsuzawa 1